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參數資料
| 型號： | STPCE1HDBI |
| 廠商： | 意法半導體 |
| 英文描述： | X86 Core General Purpose PC Compatible System - on - Chip |
| 中文描述： | x86內核兼容的通用計算機系統(tǒng)-關于-芯片 |
| 文件頁數： | 31/87頁 |
| 文件大小： | 1356K |
| 代理商： | STPCE1HDBI |
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STRAP OPTION
Release 1.3 - January 29, 2002
31/87
This is preliminary information on a new product now in development or undergoing evaluation. Details are subject to change without notice.
3.1.4. HCLK STRAP REGISTER CONFIGURATION
HCLK_Strap
Access = 0022h/0023h
Regoffset = 05Fh
7
6
5
4
3
2
1
0
MD3
MD2
MD26
MD25
MD24
Rsv
This register defaults to the values sampled on MD[3:2] and MD[26:24] pins after reset
Bit Number Sampled
Mnemonic
Description
Bits 7-3
MD[3:2] & [26:24]
These bits reflect the values sampled on
MD[3:2]
and
MD[26:24]
pins
respectively and control the Host clock frequency synthesizer, as given
in
Table 3-4
.
Bits 2-0
Rsv
Reserved
Table 3-4. HCLK Frequency
Bit 7
0
0
0
0
0
0
1
1
Bit 6
0
0
0
0
1
1
0
1
Bit 5
0
0
0
0
0
1
0
0
Bit 4
0
0
1
1
0
1
1
0
Bit 3
0
1
0
1
1
0
1
1
HCLK Frequency
25 MHz
50 MHz
60 MHz
66 MHz
75 MHz
82.5 MHz
90 MHz
100 MHz
相關PDF資料 |
PDF描述 |
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相關代理商/技術參數 |
參數描述 |
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