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參數(shù)資料
| 型號(hào)： | STM32W108CBU62 |
| 廠商： | STMICROELECTRONICS |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | SPECIALTY MICROPROCESSOR CIRCUIT, QCC48 |
| 封裝： | 7 X 7 MM, ROHS COMPLIANT, VFQFPN-48 |
| 文件頁數(shù)： | 194/208頁 |
| 文件大?。?/td> | 2801K |
| 代理商： | STM32W108CBU62 |
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Serial interfaces
STM32W108CB, STM32W108HB
Doc ID 16252 Rev 6
Figure 13.
RTS/CTS flow control connections
The UART RTS/CTS flow control options are selected by the SC1_UARTFLOW and
SC1_UARTAUTO bits in the SC1_UARTCFG register (see Table 22). Whenever the
SC1_UARTFLOW bit is set, the UART will not start transmitting a character unless nCTS is
low (asserted). If nCTS transitions to the high state (deasserts) while a character is being
transmitted, transmission of that character continues until it is complete.
If the SC1_UARTAUTO bit is set, nRTS is controlled automatically by hardware: nRTS is put
into the low state (asserted) when the receive FIFO has room for at least two characters,
otherwise is it in the high state (unasserted). If SC1_UARTAUTO is clear, software controls
the nRTS output by setting or clearing the SC1_UARTRTS bit int the SC1_UARTCFG
register. Software control of nRTS is useful if the external serial device cannot stop
transmitting characters promptly when nRTS is set to the high state (deasserted).
9.6.4
DMA
The DMA Channels section describes how to configure and use the serial receive and
transmit DMA channels.
The receive DMA channel has special provisions to record UART receive errors. When the
DMA channel transfers a character from the receive FIFO to a buffer in memory, it checks
the stored parity and frame error status flags. When an error is flagged, the
SC1_RXERRA/B register is updated, marking the offset to the first received character with a
parity or frame error. Similarly if a receive overrun error occurs, the SC1_RXERRA/B
registers mark the error offset. The receive FIFO hardware generates the INT_SCRXOVF
interrupt and DMA status register indicates the error immediately, but in this case the error
Other Device
UART Receiver
UART Transmitter
STM32W108
UART Transmitter
UART Receiver
RXD
TXD
nRTS
nCTS
TXD
RXD
nCTS
nRTS
Table 22.
UART RTS/CTS flow control configurations
SC1_UARTCFG
Pins used
Operating mode
SC1_UARTxxx(1)
FLOW
AUTO
RTS
0
-
TXD, RXD
No RTS/CTS flow control
10
0/1
TXD, RXD,
nCTS, nRTS
Flow control using RTS/CTS with software control of nRTS:
nRTS controlled by SC1_UARTRTS bit in SC1_UARTCFG register
11
-
TXD, RXD,
nCTS, nRTS
Flow control using RTS/CTS with hardware control of nRTS:
nRTS is asserted if room for at least 2 characters in receive FIFO
1.
The notation xxx means that the corresponding column header below is inserted to form the field name.
相關(guān)PDF資料 |
PDF描述 |
|---|---|
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相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
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