- 您現(xiàn)在的位置：買賣IC網(wǎng) > PDF目錄380742 > ST92F124V2T6 (意法半導(dǎo)體) 8/16-BIT SINGLE VOLTAGE FLASH MCU FAMILY WITH RAM, E3 TMEMULATED EEPROM, CAN 2.0B AND J1850 BLPD PDF資料下載
參數(shù)資料
| 型號： | ST92F124V2T6 |
| 廠商： | 意法半導(dǎo)體 |
| 英文描述： | 8/16-BIT SINGLE VOLTAGE FLASH MCU FAMILY WITH RAM, E3 TMEMULATED EEPROM, CAN 2.0B AND J1850 BLPD |
| 中文描述： | 16位產(chǎn)品單電壓閃存MCU的家庭的RAM，EEPROM的E3展TMEMULATED，可以2.0b和J1850 BLPD |
| 文件頁數(shù)： | 109/426頁 |
| 文件大?。?/td> | 3831K |
| 代理商： | ST92F124V2T6 |
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109/426
ST92F124/F150/F250 - INTERRUPTS
INTERRUPT REGISTERS
(Cont’d)
INTERRUPT
PENDING
(SIPRL)
R250 - Read/Write
Register Page: 60
Reset value: 0000 0000 (00h)
REGISTER
LOW
Bits 7:0 =
IPxx
Channel E-H Pending bits
The IPxx bits are set by hardware on occurrence
of the trigger event. (as specified in the ITR regis-
ter) and are cleared by hardware on interrupt ac-
knowledge.
0 : No interrupt pending
1 : Interrupt pending
Note:
IPR bits may be set by the user to imple-
ment a software interrupt.
STANDARD INTERRUPT VECTOR REGISTER
(SIVR)
R251 - Read/Write
Register Page: 60
Reset value: xxx1 1110 (xE
)
Bits 7:5 =
V[7:5]
MSBs of Channnel E to L inter-
rupt vector address
These bits are not initialized by reset. For a repre-
sentation of how the full vector is generated from
V[7:5], refer to
Figure 53
.
Bits 4:1 =
W[3:0]
Arbitration Winner Bits
These bits are set and cleared by hardware de-
pending upon the channel which emerges as a
winner as shown in the following table.
At the start of interrupt/DMA arbitration (IC0 = 0)
the W[3:0] bits are latched. They remain stable
through the entire arbitration cycle. Even if a inter-
rupt of higher priority comes after the start of int/
DMA arbitration, the SIVR register is not updated.
This new request will be taken into account in the
next arbitration cycle.
Bit 0 = Reserved, fixed by hardware to 0.
INTERRUPT PRIORITY LEVEL REGISTER
HIGH (SIPLRH)
R252 - Read/Write
Register Page: Page 60
Reset Value : 1111 1111
Bits 1:0 =
PL2I, PL1I
:
INTI0, I1 Priority Level.
These bits are set and cleared by software.
The priority is a three-bit value. The LSB is fixed by
hardware at 0 for even channels and at 1 for odd
channels
7
0
IPH1
IPH0
IPG1
IPG0
IPF1
IPF0
IPE1
IPE0
7
0
V7
V6
V5
W3
W2
W1
W0
0
Interrupt Channel pair
INTE0
INTE1
INTF0
INTF1
INTG0
INTG1
INTH0
INTH1
INTI0
W[3:0]
0000
0001
0010
0011
0100
0101
0110
0111
1000
7
0
-
-
-
-
-
-
PL2I
PL1I
9
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| ST92124V2TB | 8/16-BIT SINGLE VOLTAGE FLASH MCU FAMILY WITH RAM, E3 TMEMULATED EEPROM, CAN 2.0B AND J1850 BLPD |
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| ST92124DR2QB | 8/16-BIT SINGLE VOLTAGE FLASH MCU FAMILY WITH RAM, E3 TMEMULATED EEPROM, CAN 2.0B AND J1850 BLPD |
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相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
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