參數(shù)資料
          

          


          


          
型號：
ST92F124V1TC

          

          
廠商：
意法半導(dǎo)體

          

          
英文描述：
8/16-BIT SINGLE VOLTAGE FLASH MCU FAMILY WITH RAM, E3 TMEMULATED EEPROM, CAN 2.0B AND J1850 BLPD

          

          
中文描述：
16位產(chǎn)品單電壓閃存MCU的家庭的RAM，EEPROM的E3展TMEMULATED，可以2.0b和J1850 BLPD

          

          
文件頁數(shù)：
286/426頁

          

          
文件大?。?/td>
3831K

          

          
代理商：
ST92F124V1TC


          

          

          

	
          
    
    
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          286/426
          J1850 Byte Level Protocol Decoder (JBLPD)
          J1850 BYTE LEVEL PROTOCOL DECODER 
          (Cont’d)
          10.9.3.2 Transmitting Messages
          This section describes the general procedures
          used by the JBLPD to successfully transmit J1850
          frames of data out the VPWO pin. The first five
          sub-sections describe the procedures used for
          transmitting the specific transmit data types. The
          last section goes into the details of the transmitted
          symbol timing, synchronizing of symbols received
          from the external J1850 bus, and how data bit ar-
          bitration works.
          The important concept to note for transmitting data
          is: the activity sent over the VPWO line should be
          timed with respect to the levels and transitions
          seen on the filtered VPWI line. 
          The J1850 bus is a multiplexed bus, and the
          VPWO & VPWI pins interface to this bus through a
          transceiver I.C. Therefore, the propagation delay
          through the transceiver I.C. and external bus filter-
          ing must be taken into account when looking for
          transmitted edges to appear back at the receiver.
          The external propagation delay for an edge sent
          out on the VPWO line, to be detected on the VPWI
          line is denoted as T
          p-ext
           and is programmable be-
          tween 0 and 31 μs nominal via the JDLY[4:0] bits
          in CONTROL register. 
          The transmitter VPW encoder sets the proper level
          to be sent out the VPWO line. It then waits for the
          corresponding level transition to be reflected back
          at the VPW decoder input. 
          Taking into account the external loop delay (T
          p-ext
          )
          and the digital filter delay, the encoder will time its
          output to remain at this level so that the received
          symbol is at the correct nominal symbol time (refer
          to “Transmit Opcode Queuing” section). If arbitra-
          tion is lost at any time during bit 0 or bit 1 transmis-
          sion, then the VPWO line goes passive. At the end
          of the symbol time on VPWO, the encoder chang-
          es the state of VPWO if any more information is to
          be transmitted. It then times the new state change
          from the receiver decoder output. 
          Note that depending on the symbol (especially the
          SOF, NB0, NB1 symbols) the decoder output may
          actually change to the desired state before the
          transmit is attempted. It is important to still syn-
          chronize off the decoder output to time the VPWO
          symbol time.
          A detailed description of the JBLPD opcodes can
          be find in the description of the OP[2:0] bits in the
          TXOP register.
          Message Byte String Transmission (Type 0 
          IFR)
          Message byte transmitting is the outputting of data
          bytes on the VPWO pin that occurs subsequent to
          a received bus idle condition. All message byte
          strings start with a SOF symbol transmission, then
          one or more data bytes are transmitted. A CRC
          byte is then transmitted followed by an EOD sym-
          bol (see 
          Figure 131
          ) to complete the transmission.
          If transmission is queued while another frame is
          being received, then the JBLPD will time an Inter-
          Frame Separation (IFS) time (Tv6) before com-
          mencing with the SOF character. 
          The user program will decide at some point that it
          wants to initiate a message byte string. The user
          program writes the TXDATA register with the first
          message data byte to be transmitted. Next, the
          TXOP register is written with the MSG opcode if
          more than one data byte is contained within the
          message, or with MSG+CRC opcode if one data
          byte is to be transmitted. The action of writing the
          TXOP register causes the TRDY bit to be cleared
          signifying that the TXDATA register is full and a
          corresponding opcode has been queued. The
          JBLPD must wait for an EOF nominal time period
          at which time data is transferred from the TXDATA
          register to the transmit shift register. The TRDY bit
          is again set since the TXDATA register is empty.
          The JBLPD should also begin transmission if an-
          other device begins transmitting early. As long as
          an EOF minimum time period elapses, the JBLPD
          should begin timing and asserting the SOF symbol
          with the intention of arbitrating for the bus during
          the transmission of the first data byte. If a transmit
          is requested during an incoming SOF symbol, the
          JBLPD should be able to synchronize itself to the
          incoming SOF up to a time of Tv1 max. (96 μs) into
          the SOF symbol before declaring that it was too
          late to arbitrate for this frame.
          9
          
    
          
    
    
          


          


          

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          PDF描述
          		

          
          

          
ST92124V2QB
8/16-BIT SINGLE VOLTAGE FLASH MCU FAMILY WITH RAM, E3 TMEMULATED EEPROM, CAN 2.0B AND J1850 BLPD

          

          
ST92F124V2QB
CAP .068UF 16V CERAMIC Y5V 0402

          

          
ST92124V2QC
8/16-BIT SINGLE VOLTAGE FLASH MCU FAMILY WITH RAM, E3 TMEMULATED EEPROM, CAN 2.0B AND J1850 BLPD

          

          
ST92F124V2QC
8/16-BIT SINGLE VOLTAGE FLASH MCU FAMILY WITH RAM, E3 TMEMULATED EEPROM, CAN 2.0B AND J1850 BLPD

          

          
ST92124V2T6
8/16-BIT SINGLE VOLTAGE FLASH MCU FAMILY WITH RAM, E3 TMEMULATED EEPROM, CAN 2.0B AND J1850 BLPD

          

          

          

          


          


          

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          參數(shù)描述
          		

          
          

          
ST92F150CR1TC
功能描述:8位微控制器 -MCU 128K Flash 4K RAM

 RoHS:否 制造商:Silicon Labs 核心:8051 處理器系列:C8051F39x 數(shù)據(jù)總線寬度:8 bit 最大時(shí)鐘頻率:50 MHz 程序存儲(chǔ)器大小:16 KB 數(shù)據(jù) RAM 大小:1 KB 片上 ADC:Yes 工作電源電壓:1.8 V to 3.6 V 工作溫度范圍:- 40 C to + 105 C 封裝 / 箱體:QFN-20 安裝風(fēng)格:SMD/SMT

          

          
ST92F150CR9TB
功能描述:8位微控制器 -MCU Flash 64K/128K RoHS:否 制造商:Silicon Labs 核心:8051 處理器系列:C8051F39x 數(shù)據(jù)總線寬度:8 bit 最大時(shí)鐘頻率:50 MHz 程序存儲(chǔ)器大小:16 KB 數(shù)據(jù) RAM 大小:1 KB 片上 ADC:Yes 工作電源電壓:1.8 V to 3.6 V 工作溫度范圍:- 40 C to + 105 C 封裝 / 箱體:QFN-20 安裝風(fēng)格:SMD/SMT

          

          
ST92F150CV1QB
功能描述:8位微控制器 -MCU 128K Flash 4K RAM

 RoHS:否 制造商:Silicon Labs 核心:8051 處理器系列:C8051F39x 數(shù)據(jù)總線寬度:8 bit 最大時(shí)鐘頻率:50 MHz 程序存儲(chǔ)器大小:16 KB 數(shù)據(jù) RAM 大小:1 KB 片上 ADC:Yes 工作電源電壓:1.8 V to 3.6 V 工作溫度范圍:- 40 C to + 105 C 封裝 / 箱體:QFN-20 安裝風(fēng)格:SMD/SMT

          

          
ST92F150CV1QBE
 制造商:STMicroelectronics 功能描述:N/A - Trays

          

          
ST92F150CV1QBTRE
 制造商:STMicroelectronics 功能描述:128K PQFP100   PB FREE ARM - Tape and Reel

          

          
    
    
    
	
          	
    
    
     
     
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                                    *型號
                                    *數(shù)量
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