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參數資料
| 型號： | ST92124JCV1QB |
| 廠商： | 意法半導體 |
| 英文描述： | 8/16-BIT SINGLE VOLTAGE FLASH MCU FAMILY WITH RAM, E3 TMEMULATED EEPROM, CAN 2.0B AND J1850 BLPD |
| 中文描述： | 16位產品單電壓閃存MCU的家庭的RAM，EEPROM的E3展TMEMULATED，可以2.0b和J1850 BLPD |
| 文件頁數： | 418/426頁 |
| 文件大?。?/td> | 3831K |
| 代理商： | ST92124JCV1QB |
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418/426
ST92F124/F150/F250 - KNOWN LIMITATIONS
KNOWN LIMITATIONS
(Cont’d)
13.2 ST92F150-EMU2 EMULATION CHIP KNOWN LIMITATIONS
Additional limitations exist on Emulation chips (EMU2 emulator). These limitations correspond to those
present in AxxxxxxxxY trace codes (ST92F150). They are listed in the following table.
13.2.1 P1 I/O PORT CHARACTERISTICS
During reset, 5 I/Os of Port P1 are in High Imped-
ance state (Hi-Z), which corresponds to the da-
tasheet specification, however, contrary to the da-
tasheet specification, they get a Weak Pull Up
after the delay of 20400 clock periods (t
RSPH
) fol-
lowing a reset (external reset signal low). Refer to
Table 75
.
Table 75. Reset Behaviour Table
These I/Os behave in the same way following an
external, watchdog or software reset.
13.2.2
DIRECTIONAL, WEAK PULL-UP PORTS
This section applies to ports P4[1], P8[7:2] and
P9[7:0].
RESET
BEHAVIOUR
FOR
BI-
Shaded areas represent erroneous operations.
During the reset phase (external reset signal low)
and the delay of 20400 clock periods (t
RSPH
) fol-
lowing a reset, these ports are in High Impedance
state, while according to the datasheet they should
have weak pull-ups. These ports then enter Weak
Pull-up state until the user overwrites the reset
values of I/O Port Control Registers PxC0, PxC1
and PxC2.
Section
Limitation
(AxxxxxxxxY trace code)
Section 13.2.1
Section 13.2.2
Section 13.2.3
Section 13.2.4
Section 13.2.5
Section 13.2.6
Section 13.2.7
Section 13.2.8
Section 13.2.9
Section 13.2.10
Section 13.2.11
Section 13.2.12
P1 I/O PORT CHARACTERISTICS
RESET BEHAVIOUR FOR BI-DIRECTIONAL, WEAK PULL-UP PORTS
HIGH DRIVE I/Os WHEN BSZ=1
ADC PARASITIC DIODE
ADC ACCURACY VS. NEGATIVE INJECTION CURRENT
I2CECCR REGISTER LIMITATION
I2C BEHAVIOUR DISTURBED DURING DMA TRANSACTIONS
MFT DMA MASK BIT RESET
DMA DATA CORRUPTED BY MFT INPUT CAPTURE
SCI-A WRONG BREAK DURATION
LIN MASTER MODE NOT AVAILABLE ON SCI-A
LIMITATIONS ON TQFP64 PACKAGES
Port
Datasheet
Condition
Rev Z Behaviour
Port Behaviour
During next
20K Clock
Cycles
Hi-Z
Hi-Z
Hi-Z
Hi-Z
Control Register Value
While RESET
is low
After these
20K Clock
Cycles
Bi-Dir + WPU
Bi-Dir + WPU
Bi-Dir + WPU
Bi-Dir + WPU
PxC0
PxC1
PxC2
P1[7:3]
P4.1
P8[7:2]
P9[7:0]
Bi-Dir
Hi-Z
Hi-Z
Hi-Z
Hi-Z
0
0
0
0
0
0
0
0
0
0
0
0
Bi-Dir + WPU
Bi-Dir + WPU
Bi-Dir + WPU
1
相關PDF資料 |
PDF描述 |
|---|---|
| ST92F124JCV1QB | 8/16-BIT SINGLE VOLTAGE FLASH MCU FAMILY WITH RAM, E3 TMEMULATED EEPROM, CAN 2.0B AND J1850 BLPD |
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相關代理商/技術參數 |
參數描述 |
|---|---|
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