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參數(shù)資料
| 型號： | ST92124JCR1QC |
| 廠商： | 意法半導(dǎo)體 |
| 英文描述： | 8/16-BIT SINGLE VOLTAGE FLASH MCU FAMILY WITH RAM, E3 TMEMULATED EEPROM, CAN 2.0B AND J1850 BLPD |
| 中文描述： | 16位產(chǎn)品單電壓閃存MCU的家庭的RAM，EEPROM的E3展TMEMULATED，可以2.0b和J1850 BLPD |
| 文件頁數(shù)： | 387/426頁 |
| 文件大?。?/td> | 3831K |
| 代理商： | ST92124JCR1QC |
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387/426
ST92F124/F150/F250 - ELECTRICAL CHARACTERISTICS
EXTERNAL BUS TIMING TABLE (MC=1)
(V
DD
= 5V
±
10%, T
A
=
–
40°C to +125°C, C
Load
= 0 to 50pF
Notes
:
The expressions in the “Formula” column show how to calculate the typical parameter value depending on the CPU clock
period and the number of inserted wait cycles. The values in the Min column give the parameter values for a CPU clock
at 12MHz and two wait states for T1 and T2.
For certain versions of the ST92F150, the external bus has high-drive capabilities.
Legend
:
Tck = INTCLK period = OSCIN period when OSCIN is not divided by 2;
= 2*OSCIN period when OSCIN is divided by 2;
=
OSCIN period / PLL factor when the PLL is enabled
TckH = INTCLK high pulse width (normally = Tck/2, except when INTCLK = OSCIN, in which case it is OSCIN high pulse
width)
TckL = INTCLK low pulse width (normally = Tck/2, except when INTCLK = OSCIN, in which case it is OSCIN low pulse
width)
P = clock prescaling value (=PRS; division factor = 1+P)
Wa = wait cycles on ALE; = max (P, programmed wait cycles in EMR2, requested wait cycles with WAIT)
Wd
=
wait cycles on OEN and WEN ; = max (P, programmed wait cycles in WCR, requested wait cycles with WAIT)
N°
Symbol
Parameter
Value (see note)
Formula
Tck*Wa+TckH - 48
TckL - 31
Tck*Wa+TckH - 58
0
TckL - 13
Tck*Wd+TckH - 36
Tck*Wd+TckH - 36
Tck*Wd+TckH - 44
0
0
0
Tck (Wd+Wa+1.5) - 76
Tck (Wd+Wa+1.5) - 44
Tck*Wd+TckH - 158
TckL - 37
Tck (Wd+Wa+1.5) - 54
Tck (Wd+Wa+1.5) - 50
Unit
Min
160
10
150
0
29
172
172
Max
1
2
3
4
5
6
7
8
9
TsA (ALE)
ThALE (A)
TwALE
TdAz (OEN)
TdOEN(Az)
TwOEN
TwWEN
TdOEN (DR)
ThDR (OEN)
ThOEN(A)
ThWEN(A)
TvA(OEN)
TvA(WEN)
TsD (WEN)
ThWEN(DW)
TdALE (WEN)
TdALE (OEN)
Address Set-up Time before ALE
↓
Address Hold Time after ALE
↓
ALE High Pulse Width
Address Float (P0) to OEN
↓
P0 driven after OEN
↑
OEN Low Pulse Width
WEN Low Pulse Width
OEN
↓
to Data Valid Delay
Data hold time after OEN
↑
Address (A21:A8) hold time after OEN
↑
Address (A21:A8) hold time after WEN
↑
Address (A21:A0) valid to OEN
↑
Address (A21:A0) valid to WEN
↑
Data Set-up time before WEN
↑
Data Hold Time after WEN
↑
ALE
↑
to WEN
↑
Delay
ALE
↑
to OEN
↑
Delay
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
164
0
0
0
10
11
12
13
14
15
16
17
382
414
50
5
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