參數(shù)資料
型號： ST72F324BJ2TATRE
廠商： STMICROELECTRONICS
元件分類： 微控制器/微處理器
英文描述： 8-BIT, FLASH, 8 MHz, MICROCONTROLLER, PQFP44
封裝： 10 X 10 MM, ROHS COMPLIANT, LQFP-44
文件頁數(shù)： 80/197頁
文件大?。?/td> 3593K
代理商： ST72F324BJ2TATRE
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Obsolete
Product(s)
- Obsolete
Product(s)
Electrical characteristics
ST72324B-Auto
170/197
12.12
Communication interface characteristics
12.12.1
Serial peripheral interface (SPI)
The following characteristics are ubject to general operating conditions for VDD, fCPU, and TA
unless otherwise specified. The data is based on design simulation and/or characterization
results, not tested in production.
When no communication is on-going the data output line of the SPI (MOSI in master mode,
MISO in slave mode) has its alternate function capability released. In this case, the pin
status depends on the I/O port configuration. Refer to the I/O port characteristics for more
details on the input/output alternate function characteristics (SS, SCK, MOSI, MISO).
Table 110.
SPI characteristics
Symbol
Parameter
Conditions
Min
Max
Unit
fSCK
1/tc(SCK)
SPI clock frequency
Master fCPU = 8 MHz
fCPU/128 = 0.0625
fCPU/4 = 2
MHz
Slave fCPU = 8 MHz
0
fCPU/2 = 4
tr(SCK)
tf(SCK)
SPI clock rise and fall time
see I/O port pin description
tsu(SS)
(1)
SS setup time(2)
Slave
tCPU +50
ns
th(SS)
SS hold time
Slave
120
tw(SCKL)
SCK high and low time
Master
Slave
100
90
Data input setup time
Master
Slave
100
th(MI)
th(SI)
Data input hold time
Master
Slave
100
ta(SO)
Data output access time
Slave
0
120
Data output disable time
Slave
240
tv(SO)
Data output valid time
Slave (after enable edge)
120
th(SO)
Data output hold time
0
tv(MO)
Data output valid time
Master (after enable edge)
120
Data output hold time
0
1.
Data based on design simulation and/or characterization results, not tested in production.
2.
Depends on fCPU. For example, if fCPU = 8 MHz, then tCPU = 1 / fCPU = 125ns and tsu(SS) = 175ns.
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