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參數(shù)資料
| 型號： | ST16C1450IQ48-F |
| 廠商： | Exar Corporation |
| 文件頁數(shù)： | 23/295頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC UART FIFO 1B 48TQFP |
| 標準包裝： | 250 |
| 特點： | * |
| 通道數(shù)： | 1，UART |
| FIFO's： | 1 字節(jié) |
| 電源電壓： | 2.97 V ~ 5.5 V |
| 帶故障啟動位檢測功能： | 是 |
| 帶調制解調器控制功能： | 是 |
| 帶CMOS： | 是 |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 48-TQFP |
| 供應商設備封裝： | 48-TQFP（7x7） |
| 包裝： | 托盤 |
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8201, 8202, 8203, 8204 Acceleration Processor Data Sheet, DS-0157-05
Page 119
Exar Confidential
Issue data write request to the POM when the data is available (the PKP result data
is ready when the calculation is finished; the PIC will write the data into the result
buffer continuously).
5.4.4
PKP Result Buffer
The PKP Result Buffer is used to temporarily store the calculated result generated by the
PKP Engine. Unlike the source data, the destination data is stored in-sequence into the
result buffer and is fetched using the same sequence, similar to a FIFO.
The PIC writes data to the Result Buffer after each PKP calculation completes. Whenever
result data is available in the PKP Data Register, the PIC will continuously transfer the data
to the result buffer until the Result Buffer is full.
Result buffer is implemented as a 72-bit RAM, with 64 bits of data and 8 bits of ECC.
5.4.5
PKP Interface Controller
The PKP Interface Controller (PIC) is the communication channel between the PKP Manager
and the PKP Engine. The main functions of the PIC are:
Read instructions from the source buffer, and transfer them to the PKP Engine Linear
Instruction Registers (LIRs)
Read data from the source buffer, and transfer them to the PKP Engine Data
Registers
Control the command execution flow
5.4.6
PKP Core
The PKP Core is IP from Athena. Please refer to Athena’s EXP-E5200 Public Key
Cryptography Microprocessor for more information.
5.5 RNG Engine
The RNG Engine is Exar IP. Please contact Exar if detailed information is required.
5.6 Hash Engine
The Hash Engine calculates the hash or MAC values. The Hash Engine comprises an input
AFIFO, output AFIFO, Hash AFIFO, Hash interface controller and two Hash cores.
This engine can skip leading bytes and consume varying amounts of payload data to
support current and future network security protocols. These options are provided on a per
command basis.
相關PDF資料 |
PDF描述 |
|---|---|
| XR68M752IL32-F | IC UART FIFO 64B DUAL 32QFN |
| XR16M752IL32-F | IC UART FIFO 64B DUAL 32QFN |
| ST16C1450IJ28-F | IC UART FIFO 1B 28PLCC |
| ST16C1450CQ48-F | IC UART FIFO 1B 48TQFP |
| ST16C450IJ44-F | IC UART SINGLE 44PLCC |
相關代理商/技術參數(shù) |
參數(shù)描述 |
|---|---|
| ST16C1450IQ48TR-F | 制造商:Exar Corporation 功能描述:UART 1-CH 1Byte FIFO 3.3V/5V 48-Pin TQFP T/R 制造商:Exar Corporation 功能描述:ST16C1450IQ48TR-F |
| ST16C1451 | 制造商:EXAR 制造商全稱:EXAR 功能描述:2.97V TO 5.5V UART |
| ST16C1451CJ28 | 制造商:EXAR 制造商全稱:EXAR 功能描述:2.97V TO 5.5V UART |
| ST16C1451CP28 | 制造商:EXAR 制造商全稱:EXAR 功能描述:2.97V TO 5.5V UART |
| ST16C1451CQ48 | 制造商:EXAR 制造商全稱:EXAR 功能描述:2.97V TO 5.5V UART |
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