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參數(shù)資料
| 型號： | SPL505YC256BTT |
| 廠商： | Silicon Laboratories Inc |
| 文件頁數(shù)： | 9/27頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC CLOCK CK505 BEARLAKE 56TSSOP |
| 標(biāo)準(zhǔn)包裝： | 2,000 |
| 類型： | 時鐘/頻率發(fā)生器，多路復(fù)用器 |
| PLL： | 是 |
| 主要目的： | Intel CPU，PCI Express（PCIe） |
| 輸入： | 晶體 |
| 輸出： | LVCMOS |
| 電路數(shù)： | 1 |
| 比率 - 輸入:輸出： | 1:22 |
| 差分 - 輸入:輸出： | 無/是 |
| 頻率 - 最大： | 400MHz |
| 電源電壓： | 3.135 V ~ 3.465 V |
| 工作溫度： | 0°C ~ 85°C |
| 安裝類型： | * |
| 封裝/外殼： | * |
| 供應(yīng)商設(shè)備封裝： | * |
| 包裝： | * |
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SPL505YC25
....................Document #: 001-03543 Rev *E Page 17 of 27
.
PD_RESTORE
If a ‘0’ is set for Byte 0 bit 0 then, upon assertion of PWRDWN#
LOW, the CY505 will initiate a full reset. The results of this will
be that the clock chip will emulate a cold power on start and
go to the ‘Latches Open’ state. If the PD_RESTORE bit is set
to a ‘1’ then the configuration is stored upon PWRDWN#
asserted LOW. Note that if the iAMT bit, Byte 0 bit 3, is set to
a ‘1’ then the PD_RESTORE bit must be ignored. In other
words, in Intel iAMT mode, PWRDWN# reset is not allowed.
Figure 7. CK_PWRGD Timing Diagram
Table 6. Output Driver Status during PCI-STOP# and CPU-STOP#
PCI_STOP# Asserted
CPU_STOP# Asserted
SMBus OE Disabled
Single-ended Clocks Stoppable
Driven Low
Running
Driven Low
Non Stoppable
Running
Differential Clocks
Stoppable
Clock Drive High
Clock# Driven Low
Clock Drive High
Clock# Driven Low
Driven Low or 20K
pulldown
Non Stoppable
Running
Table 7. Output Driver Status
All Single-ended Clocks
All Differential Clocks except
CPU1
w/o Strap
w/Strap
Clock
Clock#
Clock
Clock#
Latches Open State
Low
Hi-Z
Low or 20K pulldown Low
Powerdown
Low
Hi-Z
Low or 20K pulldown Low
M1
Low
Hi-Z
Low or 20K pulldown Low
Running
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| VI-J6V-MW-B1 | CONVERTER MOD DC/DC 5.8V 100W |
| ICL3221CV-T | IC TXRX SGL RS232 3-5.5V 16TSSOP |
| MS3102R14S-11S | CONN RCPT 4POS BOX MNT W/SCKT |
| VI-J40-MW-B1 | CONVERTER MOD DC/DC 5V 100W |
| ICL3221CV | IC TXRX SGL RS232 3-5.5V 16TSSOP |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| SPL505YC264BT | 功能描述:時鐘發(fā)生器及支持產(chǎn)品 CK505 v0.85 RoHS:否 制造商:Silicon Labs 類型:Clock Generators 最大輸入頻率:14.318 MHz 最大輸出頻率:166 MHz 輸出端數(shù)量:16 占空比 - 最大:55 % 工作電源電壓:3.3 V 工作電源電流:1 mA 最大工作溫度:+ 85 C 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:QFN-56 |
| SPL505YC264BTT | 功能描述:時鐘發(fā)生器及支持產(chǎn)品 CK505 v0.85 RoHS:否 制造商:Silicon Labs 類型:Clock Generators 最大輸入頻率:14.318 MHz 最大輸出頻率:166 MHz 輸出端數(shù)量:16 占空比 - 最大:55 % 工作電源電壓:3.3 V 工作電源電流:1 mA 最大工作溫度:+ 85 C 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:QFN-56 |
| SPL5100PT | 制造商:CHENMKO 制造商全稱:Chenmko Enterprise Co. Ltd. 功能描述:SCHOTTKY BARRIER RECTIFIER |
| SPL520LLPT | 制造商:CHENMKO 制造商全稱:Chenmko Enterprise Co. Ltd. 功能描述:SCHOTTKY BARRIER RECTIFIER |
| SPL53-1024 | 制造商:Power-One 功能描述: |
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