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參數(shù)資料
| 型號： | SMC032BFY6E |
| 廠商： | NUMONYX |
| 元件分類： | PROM |
| 英文描述： | 4M X 8 FLASH 3.3V PROM CARD, 300 ns, UUC50 |
| 封裝： | LEAD FREE, CARD-50 |
| 文件頁數(shù)： | 25/90頁 |
| 文件大?。?/td> | 1863K |
| 代理商： | SMC032BFY6E |
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SMCxxxBF
Command interface
Figure 9.
True IDE multi-word DMA mode read/write waveforms
CS0, CS1
IORD/IOWR
Read Data D0-D15
Write Data D0-D15
ai13117
t0
tE
tM
VALID
ΜΑΡΘ
ΜΑΧΚ
VALID
tN
tLW, tLR
tI
tD
tKW
tKR
tJ
tF
tZ
tG
tH
Table 23.
True IDE multi-word DMA mode read/write timing
Symbol
Parameter
Mode 0
Mode 1
Mode 2
Mode 3
Mode 4
Unit
t0
(1)
Cycle time (min)
480
150
120
100
80
ns
tD
-IORD / -IOWR asserted width (min)
215
80
70
65
55
ns
tE
-IORD data access (max)
150
60
50
45
ns
tF
-IORD data hold (min)
5
ns
tG
-IORD/-IOWR data setup (min)
100
30
20
15
10
ns
tH
-IOWR data hold (min)
20
15
10
5
ns
tI
DMACK to –IORD/-IOWR setup (min)
0
ns
tJ
-IORD / -IOWR to -DMACK hold (min)
20
5
ns
tKR
-IORD Low width (min)
50
25
20
ns
tKW
-IOWR Low width (min)
215
50
25
20
ns
tLR
-IORD to DMARQ delay (max)
120
40
35
ns
tLW
-IOWR to DMARQ delay (max)
40
35
ns
tM
CS(1:0) valid to –IORD / -IOWR
50
30
25
10
5
ns
tN
CS(1:0) hold
15
10101010
ns
tZ
-DMACK
20
25
ns
1.
t0 is the minimum total cycle time. tD is the minimum command active time. tKR and tKW are the minimum command
recovery time or command inactive time for input and output cycles, respectively. The actual cycle time is the sum of the
actual command active time and the actual command inactive time. The timing requirements of t0, tD, tKR, and tKW must be
respected. t0 is higher than tD + tKR or tD + tKW, for input and output cycles respectively. This means the host can lengthen
either tD or tKR/tKW, or both, to ensure that t0 is equal to or higher than the value reported in the device’s identify device
data. A CompactFlash storage card implementation shall support any legal host implementation.
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