參數(shù)資料
型號(hào)： SL28779ELIT
廠(chǎng)商： Silicon Laboratories Inc
文件頁(yè)數(shù)： 4/22頁(yè)
文件大小： 0K
描述： IC CLOCK CALPELLA CK505 32QFN
標(biāo)準(zhǔn)包裝： 2,500
系列： EProClock®
類(lèi)型： 時(shí)鐘/頻率發(fā)生器，多路復(fù)用器
PLL： 是
主要目的： Intel CPU 服務(wù)器
輸入： 晶體
輸出： HCSL，LVCMOS
電路數(shù)： 1
比率 - 輸入:輸出： 1:9
差分 - 輸入:輸出： 無(wú)/是
頻率 - 最大： 133MHz
電源電壓： 3.135 V ~ 3.465 V
工作溫度： 0°C ~ 85°C
安裝類(lèi)型： *
封裝/外殼： *
供應(yīng)商設(shè)備封裝： *
包裝： *
SL28779
DOC#: SP-AP-0066 (Rev. AA)
Page 12 of 22
27M_OE# Assertion
The 27M_OE# signal is an active LOW input used for stopping
and starting both 27MHz spread and 27MHz non-spread
output clocks while the rest of the clock generator continues to
function. When the 27M_OE# pin is asserted, both 27MHz
spread and 27MHz non-spread outputs are stopped after they
are sampled by two falling edges of the internal 27MHz clock.
The final states of the stopped 27MHz spread and 27MHz
non-spread signals are LOW.
27M_OE# Deassertion
The deassertion of the 27M_OE# signal causes both stopped
27MHz spread and 27MHz non-spread outputs to resume
normal operation in a synchronous manner. No short or
stretched clock pulses are produced when the clock resumes.
The maximum latency from the deassertion to active outputs
is no more than two 27MHz clock cycles.
Figure 4. Power Down Deassertion Timing Waveform
Figure 5. CKPWRGD Timing Diagram
Figure 6. 27M_OE# Assertion Waveform
27 M H z _ O E #
27M H z _ N S S
27M H z _ S S
相關(guān)PDF資料
PDF描述
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SL28EB740AZI IC CLK CK505 TNLCK/TPCLF 56TSSOP
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參數(shù)描述
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SL28EA717ALI 功能描述:時(shí)鐘發(fā)生器及支持產(chǎn)品 Tunnel Creek Queen’s Bay platform RoHS:否 制造商:Silicon Labs 類(lèi)型:Clock Generators 最大輸入頻率:14.318 MHz 最大輸出頻率:166 MHz 輸出端數(shù)量:16 占空比 - 最大:55 % 工作電源電壓:3.3 V 工作電源電流:1 mA 最大工作溫度:+ 85 C 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:QFN-56
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