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參數(shù)資料
| 型號： | SL28774ELIT |
| 廠商： | Silicon Laboratories Inc |
| 文件頁數(shù)： | 4/19頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC CLOCK CK505 CALPELLA 32QFN |
| 標(biāo)準(zhǔn)包裝： | 2,500 |
| 系列： | EProClock® |
| 類型： | 時鐘/頻率發(fā)生器，多路復(fù)用器 |
| PLL： | 是 |
| 主要目的： | Intel CPU 服務(wù)器 |
| 輸入： | 晶體 |
| 輸出： | HCSL，LVCMOS |
| 電路數(shù)： | 1 |
| 比率 - 輸入:輸出： | 1:8 |
| 差分 - 輸入:輸出： | 無/是 |
| 頻率 - 最大： | 133MHz |
| 電源電壓： | 3.135 V ~ 3.465 V |
| 工作溫度： | -40°C ~ 85°C |
| 安裝類型： | * |
| 封裝/外殼： | * |
| 供應(yīng)商設(shè)備封裝： | * |
| 包裝： | * |
SL28774
......................Document #: 001-08400 Rev ** Page 12 of 19
27M_OE# Assertion
The 27M_OE# signal is an active LOW input used for stopping
and starting both 27MHz spread and 27MHz non-spread
output clocks while the rest of the clock generator continues to
function. When the 27M_OE# pin is asserted, both 27MHz
spread and 27MHz non-spread outputs are stopped after they
are sampled by two falling edges of the internal 27MHz clock.
The final states of the stopped 27MHz spread and 27MHz
non-spread signals are LOW.
27M_OE# Deassertion
The deassertion of the 27M_OE# signal causes both stopped
27MHz spread and 27MHz non-spread outputs to resume
normal operation in a synchronous manner. No short or
stretched clock pulses are produced when the clock resumes.
The maximum latency from the deassertion to active outputs
is no more than two 27MHz clock cycles.
Figure 5. CKPWRGD Timing Diagram
Figure 6. 27M_OE# Assertion Waveform
27 M H z _ O E #
27M H z _ N S S
27M H z _ S S
Figure 7. 27M_OE# Deassertion Waveform
27M H z _ O E #
27 M H z _ N S S
27 M H z _ S S
I n t e r nal
27 M H z _ S S
I n t e r nal
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| SL28779ELIT | IC CLOCK CALPELLA CK505 32QFN |
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相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
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