參數(shù)資料
型號(hào)： SL28504BZC
廠商： Silicon Laboratories Inc
文件頁(yè)數(shù)： 30/31頁(yè)
文件大?。?/td> 0K
描述： IC CLOCK GEN EAGLELAKE 64TSSOP
標(biāo)準(zhǔn)包裝： 28
類(lèi)型： 時(shí)鐘/頻率發(fā)生器
PLL： 是
主要目的： Intel CPU 服務(wù)器
輸入： 晶體
輸出： HCSL，LVCMOS
電路數(shù)： 1
比率 - 輸入:輸出： 1:13
差分 - 輸入:輸出： 無(wú)/是
頻率 - 最大： 400MHz
電源電壓： 3.135 V ~ 3.465 V
工作溫度： 0°C ~ 85°C
安裝類(lèi)型： 表面貼裝
封裝/外殼： 64-TFSOP （0.240"，6.10mm 寬）
供應(yīng)商設(shè)備封裝： 64-TSSOP
包裝： 管件
SL28504
........................ DOC #: SP-AP-0052 (Rev. AA) Page 8 of 31
Control Registers
Byte 0: Control Register 0
Bit
@Pup
Name
Description
7
HW
FS_C
CPU Frequency Select Bit, set by HW
6
HW
FS_B
CPU Frequency Select Bit, set by HW
5
HW
FS_A
CPU Frequency Select Bit, set by HW
4
0
iAMT_EN
Set via SMBus or by combination of PWRDWN, CPU_STP, and PCI_STP
0 = Legacy Mode, 1 = iAMT Enabled
3
0
Reserved
2
0
Reserved
1
0
SATA_SEL
Select source of SATA clock
0 = PLL3, 1= PLL4
0
1
PD_Restore
Save Config. In powerdown
0 = Config. Cleared, 1 = Config. Saved
Byte 1: Control Register 1
Bit
@Pup
Name
Description
7
0
SRC0_SEL
Select for SRC0 or DOT96
0 = SRC0, 1 = DOT96
6
0
PLL1_SS_DC
Select for down or center SS
0 = Down spread, 1 = Center spread
5
0
PLL3_SS_DC
Select for down or center SS
0 = Down spread, 1 = Center spread
4
0
Reserved
3
0
Reserved
2
0
Reserved
1
Reserved
0
1
PCI_SEL
Select source of PCI clocks
0=PLL1, 1=PLL3
Byte 2: Control Register 2
Bit
@Pup
Name
Description
7
1
REF0_OE
Output enable for REF0
0 = Output Disabled, 1 = Output Enabled
6
1
USB48_OE
Output enable for USB48
0 = Output Disabled, 1 = Output Enabled
5
1
PCIF0_OE
Output enable for PCIF5
0 = Output Disabled, 1 = Output Enabled
4
1
PCI4_OE
Output enable for PCI4
0 = Output Disabled, 1 = Output Enabled
3
1
PCI3_OE
Output enable for PCI3
0 = Output Disabled, 1 = Output Enabled
2
1
PCI2_OE
Output enable for PCI2
0 = Output Disabled, 1 = Output Enabled
1
PCI1_OE
Output enable for PCI1
0 = Output Disabled, 1 = Output Enabled
0
1
PCI0_OE
Output enable for PCI0
0 = Output Disabled, 1 = Output Enabled
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PDF描述
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