參數(shù)資料
型號： SL28504BZC-1T
廠商： Silicon Laboratories Inc
文件頁數(shù)： 12/31頁
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描述： IC CLOCK GEN EAGLELAKE 56TSSOP
標準包裝： 2,000
系列： *
SL28504
........................ DOC #: SP-AP-0052 (Rev. AA) Page 2 of 31
64-TSSOP Pin Definitions
Pin No.
Name
Type
Description
1
PCI0 / CR#_A
I/O, SE 33 MHz Clock/3.3V Clock Request # Input
Mappable via I2C to control either SRC 0 or SRC 2. Default PCI0.
To configure this pin to serve as a Clock Request pin for either SRC pair 2 or pair
0 using the CR#_A_EN bit located in byte 5 bit 7, first disable PCI output (Hi-z) in
byte 2, bit 1.
0 = PCI0 enabled (default)
1= CR#_A enabled.
Byte 5, bit 6 controls whether CR#_A controls SRC0 or SRC2 pair
Byte 5, bit 6:
0 = CR#_A controls SRC0 pair (default)
1= CR#_A controls SRC2 pair
2
VDD_PCI
PWR
3.3V Power supply for PCI PLL.
3
PCI1 / CR#_B
I/O, SE 33 MHz Clock/3.3V Clock Request # Input
Mappable via I2C to control either SRC 1 or SRC 4. Default PCI1.
To configure this pin to serve as a Clock Request pin for either SRC pair 1 or pair
4 using the CR#_B_EN bit located in byte 5, bit 5, first disable PCI output (Hi-z) in
byte 2, bit 1.
0 = PCI1 enabled (default)
1= CR#_B enabled.
Byte 5, bit 4 controls whether CR#_B controls SRC1 or SRC4 pair
Byte 5, bit 4:
0 = CR#_B controls SRC1 pair (default)
1= CR#_B controls SRC4 pair
4
PCI_2
O, SE 33 MHz clock.
Block Diagram
CK_PWRGD/PD#
PLL Reference
FSC:A]
PLL1
PLL4
Divider
PLL2
Divider
REF0
CPU[1:0]
SRC8/CPU2_ITP
DOT96/SRC0
Control Logic
SDATA
SCLK
14.318MHz
Crystal
Xin
Xout
USB_48
PCI[4:0]; PCIF0
CPU_STOP#
PLL3
SRC
SEL_24.576M
Divider
SRC_SATA
25M0_F
25M1_24.576M
PCI_STOP#
SATA_SEL
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PDF描述
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參數(shù)描述
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