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參數(shù)資料
| 型號： | Si3232 |
| 廠商： | Electronic Theatre Controls, Inc. |
| 英文描述： | DUAL PROGRAMMABLE CMOS SLIC WITH LINE MONITORING |
| 中文描述： | 兩個可編程的CMOS用戶接口與在線監(jiān)測 |
| 文件頁數(shù)： | 14/128頁 |
| 文件大?。?/td> | 2327K |
| 代理商： | SI3232 |
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Si3232
14
Preliminary Rev. 0.96
Figure 2. PCLK, FSYNC Timing Diagram
Table 11. Switching Characteristics—PCLK and FSYNC Timing
(V
DD
, V
DD1
–V
DD4
=
3.13 to 3.47 V, T
A
=
0 to 70 °C for K-Grade, –40 to 85 °C for B-Grade, C
L
=
20 pF)
Parameter
Symbol
Test
Conditions
Min
1
Typ
1
Max
1
Units
PCLK Period
t
p
122
—
3706
ns
Valid PCLK Inputs
—
—
—
—
—
—
—
—
—
256
512
768
1.024
1.536
1.544
2.048
4.096
8.192
—
—
—
—
—
—
—
—
—
kHz
kHz
kHz
MHz
MHz
MHz
MHz
MHz
MHz
FSYNC Period
2
t
fs
—
125
—
μ
s
PCLK Duty Cycle Tolerance
t
dty
40
50
60
%
PCLK Period Jitter Tolerance
t
jitter
—
—
±120
ns
Rise Time, PCLK
t
r
—
—
25
ns
Fall Time, PCLK
t
f
—
—
25
ns
Setup Time, FSYNC to PCLK Fall
t
su1
25
—
—
ns
Hold Time, FSYNC to PCLK Fall
t
h1
20
—
—
ns
FSYNC Pulse Width
t
wfs
t
p
/2
—
125
μ
s–t
p
ns
Notes:
1.
All timing is referenced to the 50% level of the waveform. Input test levels are V
IH –
V
I/O –
0.4 V, V
IL
=
0.4 V.
2.
FSYNC source is assumed to be 8 kHz under all operating conditions.
PCLK
FSYNC
t
r
t
p
t
su1
t
f
t
fs
t
h1
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PDF描述 |
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