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參數(shù)資料
型號: SI3211-KT
廠商: Silicon Laboratories Inc
文件頁數(shù): 46/148頁
文件大?。?/td> 0K
描述: IC SLIC/CODEC PROG 1CH 38TSSOP
標(biāo)準(zhǔn)包裝: 50
系列: ProSLIC®
功能: 用戶線路接口概念(SLIC),CODEC
接口: PCM,SPI
電路數(shù): 1
電源電壓: 3.3V,5V
電流 - 電源: 88mA
功率(瓦特): 700mW
工作溫度: 0°C ~ 70°C
安裝類型: 表面貼裝
封裝/外殼: 38-TFSOP(0.173",4.40mm 寬)
供應(yīng)商設(shè)備封裝: 38-TSSOP
包裝: 管件
包括: BORSCHT 功能,DTMF 生成和解碼,F(xiàn)SK 來電形顯示接收生成,脈沖測量生成,振鈴和電池電壓
Si3210/Si3211
14
Rev. 1.61
Not
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r N
ew
D
esi
gn
s
Figure 7. SPI Timing Diagram
SDI to SDITHRU Propagation Delay
td4
4
10
ns
Note: All timing is referenced to the 50% level of the waveform. Input test levels are VIH =VDDD –0.4 V, VIL =0.4 V
Table 11. Switching Characteristics—PCM Highway Serial Interface
VD = 3.13 to 5.25 V, TA = 0 to 70 °C for F-Grade, –40 to 85 °C for G-Grade, CL =20pF
Parameter
Symbol
Test
Conditions
Min 1
Typ 1
Max 1
Units
PCLK Frequency
1/tc
0.256
0.512
1.024
2.048
4.096
8.192
MHz
PCLK Duty Cycle Tolerance
tdty
40
50
60
%
PCLK-to-FSYNC Jitter Tolerance
tjitter
–120
120
ns
Rise Time, PCLK
tr
——
25
ns
Fall Time, PCLK
tf
——
25
ns
Delay Time, PCLK Rise to DTX Active
td1
——
20
ns
Delay Time, PCLK Rise to DTX
Transition
td2
——
20
ns
Delay Time, PCLK Rise to DTX Tri-state3
td3
——
20
ns
Setup Time, FSYNC to PCLK Fall
tsu1
25
ns
Hold Time, FSYNC to PCLK Fall
th1
20
ns
Table 10. Switching Characteristics (SPI)
VDDA =VDDA = 3.13 to 5.25 V, TA = 0 to 70 °C for F-Grade, –40 to 85 °C for G-Grade, CL =20pF
SCLK
CS
SDI
t
h1
t
d3
SDO
t
d1
t
d2
t
su1
t
r
t
r
t
c
t
su2
t
h2
t
cs
t
thru
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PDF描述
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