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參數(shù)資料
| 型號(hào)： | SI3015-BS |
| 廠商： | Electronic Theatre Controls, Inc. |
| 英文描述： | 3.3 V FCC/JATE DIRECT ACCESS ARRANGEMENT |
| 中文描述： | 3.3伏催化裂化/ JATE直接訪問(wèn)安排 |
| 文件頁(yè)數(shù)： | 9/54頁(yè) |
| 文件大?。?/td> | 1407K |
| 代理商： | SI3015-BS |
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Si3035
Rev. 1.2
9
Figure 4. Serial Interface Timing Diagram (DCE = 1, FSD = 0)
Table 9. Switching Characteristics—Serial Interface (DCE = 1, FSD = 0)
(V
A
= Charge Pump, V
D
= 3.0 to 5.25 V, T
A
= 0 to 70°C for K-Grade, C
L
= 20 pF)
Parameter
1,2
Cycle Time, SCLK
SCLK Duty Cycle
Delay Time, SCLK
↑
to FSYNC
↑
Delay Time, SCLK
↑
to FSYNC
↓
Delay Time, SCLK
↑
to SDO valid
Delay Time, SCLK
↑
to SDO Hi-Z
Delay Time, SCLK
↑
to RGDT
↓
Delay Time, SCLK
↑
to RGDT
↑
Setup Time, SDO Before SCLK
↓
Hold Time, SDO After SCLK
↓
Setup Time, SDI Before SCLK
Hold Time, SDI After SCLK
Notes:
1.
All timing is referenced to the 50% level of the waveform. Input test levels are V
IH
= V
D
– 0.4 V, V
IL
= 0.4 V.
2.
Refer to the section "Multiple Device Support" on page 25 for functional details.
Symbol
Min
Typ
Max
Unit
t
c
t
dty
t
d1
t
d2
t
d3
t
d4
t
d5
t
d6
t
su
t
h
t
su2
t
h2
354
—
—
—
1/256 Fs
50
—
—
—
—
—
—
—
—
—
—
—
—
10
10
ns
%
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
0.25t
c
– 20
—
—
—
25
20
25
20
0.25t
c
+ 20
20
20
20
—
—
—
—
SCLK
FSYNC
(mode 1)
t
c
t
d1
t
d2
t
d2
FSYNC
(mode 0)
t
d5
t
d6
t
d5
SDO
(master)
FSD
(Mode 0)
SDO
(slave 1)
t
d3
D15
D14
D13
D0
t
su
t
h
t
d4
t
d3
D15
t
d5
SDI
D15
D0
D14
t
h2
t
su2
t
d2
FSD
(Mode 1)
32 SCLKs
16 SCLKs
16 SCLKs
D13
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