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參數(shù)資料
| 型號(hào)： | SC9S12XF512J0MLHR |
| 廠商： | FREESCALE SEMICONDUCTOR INC |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | MICROCONTROLLER, QFP64 |
| 封裝： | LQFP-64 |
| 文件頁(yè)數(shù)： | 700/1306頁(yè) |
| 文件大小： | 8007K |
| 代理商： | SC9S12XF512J0MLHR |
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Chapter 12 Clock Generation Module using IPLL (CGMIPLL) Block Description
MC9S12XF - Family Reference Manual, Rev.1.19
452
Freescale Semiconductor
12.3.2.4
CGMIPLL Control Register (CGMCTL)
Read: Anytime
Write: Anytime
Writing the CGMCTL register clears the LOCK status bit.
Table 12-3. CGMFLG Field Descriptions
Field
Description
7
LOCKIE
Lock Interrupt Enable Bit
0 LOCK interrupt requests are disabled.
1 Interrupt will be requested whenever LOCKIF is set.
4
LOCKIF
IPLL Lock Interrupt Flag —LOCKIF is set to 1 when LOCK status bit changes. This ag can only be cleared by
writing a 1. Writing a 0 has no effect.If enabled (LOCKIE=1), LOCKIF causes an interrupt request.
0 No change in LOCK status bit.
1 LOCK status bit has changed.
3
LOCK
IPLL Lock Status Bit — LOCK reects the current state of IPLL lock condition. Writes have no effect. Writing
registers CGMSYNR or CGMREFDV or CGMCTL clears the LOCK status bit.
0 VCOCLK is not within the desired tolerance of the target frequency.
1 VCOCLK is within the desired tolerance of the target frequency.
0
UNLOCKF
IPLL Unlock Flag —UN LOCKF ag is set to 1 when LOCK status bit changes from locked (one) to unlocked
(zero). This ag can only be cleared by writing a 1. Writing a 0 has no effect.
0 No change from locked (one) to unlocked (zero).
1 LOCK bit has changed from locked (one) to unlocked (zero).
Module Base + 0x0004
76543210
R
0000
DIV2
FM1
FM0
PLLON
W
Reset
0
00000
= Unimplemented or Reserved
Figure 12-6. CGMIPLL Control Register (CGMCTL)
Table 12-4. CGMCTL Field Descriptions
Field
Description
4
DIV2
VCOCLK divide by 2 Bit
0 CGMIPLL Clock equals VCOCLK.
1 CGMIPLL Clock is half the frequency of VCOCLK.
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