參數(shù)資料
型號(hào)： SAFC161U
廠商： INFINEON TECHNOLOGIES AG
英文描述： Embedded C166 with USB, USART and SSC
中文描述： 嵌入式的C166使用USB，USART和南南合作
文件頁(yè)數(shù)： 28/469頁(yè)
文件大?。?/td> 7055K
代理商： SAFC161U
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C161U
Architectural Overview
Data Sheet
28
2001-04-19
High Instruction Bandwidth / Fast Execution
Based on the hardware provisions, most of the C161U's instructions can be executed in
just one machine cycle, which requires 55.6 ns at 36 MHz CPU clock. For example, shift
and rotate instructions are always processed within one machine cycle, independent of
the number of bits to be shifted.
Branch-, multiply- and divide instructions normally take more than one machine cycle.
These instructions, however, have also been optimized. For example, branch
instructions only require an additional machine cycle, when a branch is taken, and most
branches taken in loops require no additional machine cycles at all, due to the so-called
‘Jump Cache’.
A 32-bit / 16-bit division takes 1
μ
s, a 16-bit
*
16-bit multiplication takes 0.5
μ
s.
The instruction cycle time has been dramatically reduced through the use of instruction
pipelining. This technique allows the core CPU to process portions of multiple sequential
instruction stages in parallel. The following four stage pipeline provides the optimum
balancing for the CPU core:
FETCH:
In this stage, an instruction is fetched from the RAM or from the external
memory, based on the current IP value.
DECODE:
In this stage, the previously fetched instruction is decoded and the required
operands are fetched.
EXECUTE:
In this stage, the specified operation is performed on the previously fetched
operands.
WRITE BACK:
In this stage, the result is written to the specified location.
If this technique were not used, each instruction would require four machine cycles. This
increased performance allows a greater number of tasks and interrupts to be processed.
Instruction Decoder
Instruction decoding is primarily generated from PLA outputs based on the selected
opcode. No microcode is used and each pipeline stage receives control signals staged
in control registers from the decode stage PLAs. Pipeline holds are primarily caused by
wait states for external memory accesses and cause the holding of signals in the control
registers. Multiple-cycle instructions are performed through instruction injection and
simple internal state machines which modify required control signals.
High Function 8-bit and 16-bit Arithmetic and Logic Unit
All standard arithmetic and logical operations are performed in a 16-bit ALU. In addition,
for byte operations, signals are provided from bits six and seven of the ALU result to
correctly set the condition flags. Multiple precision arithmetic is provided through a
'CARRY-IN' signal to the ALU from previously calculated portions of the desired
operation. Most internal execution blocks have been optimized to perform operations on
either 8-bit or 16-bit quantities. Once the pipeline has been filled, one instruction is
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PDF描述
SAFC163-L Circular Connector; No. of Contacts:37; Series:MS27467; Body Material:Aluminum; Connecting Termination:Crimp; Connector Shell Size:15; Circular Contact Gender:Pin; Circular Shell Style:Straight Plug; Insert Arrangement:15-35 RoHS Compliant: No
SAB-C163-LF 16-bit CMOS Single-Chip Microcontroller
SAFC164SM 16-Bit Single-Chip Microcontrol ler
SAFC165H EMBEDDED C166 WITH USART IOM-2 AND HDLC SUPPORT
SAFC165UTAH EMBEDDED C166 WITH USART IOM-2 AND HDLC SUPPORT
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參數(shù)描述
SAF-C161U-LF V1.3 功能描述:16位微控制器 - MCU 16BIT SNGLChip MICRO CONTROLLER 3.3V RoHS:否 制造商:Texas Instruments 核心:RISC 處理器系列:MSP430FR572x 數(shù)據(jù)總線寬度:16 bit 最大時(shí)鐘頻率:24 MHz 程序存儲(chǔ)器大小:8 KB 數(shù)據(jù) RAM 大小:1 KB 片上 ADC:Yes 工作電源電壓:2 V to 3.6 V 工作溫度范圍:- 40 C to + 85 C 封裝 / 箱體:VQFN-40 安裝風(fēng)格:SMD/SMT
SAF-C161U-LF V1.3T 制造商:Lantiq 功能描述:
SAFC161ULFV1.3 制造商:Infineon Technologies AG 功能描述:SP000007502_ISDN_TY_RO
SAFC161ULFV13NP 制造商:Infineon Technologies AG 功能描述:MCU 16-bit C166 CISC/RISC ROMLess 3.3V 100-Pin TQFP Tray
SAFC161ULFV13XP 制造商:Lantiq 功能描述:MCU 16-Bit C166 CISC/RISC ROMLess 3.3V 100-Pin TQFP
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