參數(shù)資料
型號： SAA8113HL
廠商： NXP SEMICONDUCTORS
元件分類： 消費(fèi)家電
英文描述： Digital PC-camera signal processor(數(shù)字PC照相信號處理器)
中文描述： SPECIALTY CONSUMER CIRCUIT, PQFP100
封裝： PLASTIC, SOT-407, QFP-100
文件頁數(shù)： 34/44頁
文件大?。?/td> 155K
代理商： SAA8113HL
1999 Sep 27
34
Philips Semiconductors
Preliminary specification
Digital PC-camera signal processor
SAA8113HL
V
OL(rms)
nominal output level at high level
(RMS value)
nominal output level at low level
(peak-to-peak value)
nominal output level at low level
(RMS value)
maximum output level (peak-to-peak value)
signal-to-noise ratio
total harmonic distortion at high level
input impedance
output impedance
frequency range (
3 dB)
0.34
V
V
o2(p-p)
23.5
mV
V
o2(rms)
8.3
mV
V
o(max)(p-p)
S/N
THD
Z
i
Z
o
B
-3 dB
B
IASSING
2
40
5
0.1
60
50
100
20
V
dB
dB
k
kHz
I
ref
Data input/output timing;
(see Fig.13)
reference current
25
μ
A
D
ATA INPUTS RELATED TO
XIN (CCD9
TO
CCD0
AND
KNOB4)
t
su(i)(D)
t
h(i)(D)
D
ATA OUTPUTS RELATED TO
XIN (OUTBVEN, OUTGAIN, SMP, LED, SDATA, SCLK, STROBE
AND
STNDBY)
data input setup time
data input hold time
note 2
note 2
9.5
10.5
ns
ns
t
h(o)(D)
t
d(o)(D)
PPG high speed pulse timing; C
L
= 10 pF
(see Fig.14)
data output delay time
data output hold time
note 2
note 2
5
3
7
5.5
ns
ns
t
d1
FH2 fall time delay w.r.t. the rising edge of
FH1
FH2 rise time delay w.r.t. the falling edge of
FH1
FR fall time delay w.r.t. the rising edge of
FH1
FR_delayed fall time delay w.r.t. the rising
edge of FH1
FCDS fall time delay w.r.t. the rising edge of
FR_wide
FCDS fall time delay w.r.t. the rising edge of
FR_narrow
FH1 fall time delay w.r.t. the rising edge of
FCDS
FH1 rise time delay w.r.t. the rising edge of
FS_wide
FH1 rise time delay w.r.t. the rising edge of
FS_narrow
CLK1 fall time delay w.r.t. the rising edge of
FH1
3
0
+3
ns
t
d2
3
0
+3
ns
t
d3
0
1
2
ns
t
d3_delayed
7
8
10
ns
t
d4_wide
1
2
3
ns
t
d4_narrow
14
15
16
ns
t
d5
0
1
2
ns
t
d6_wide
0
1
2
ns
t
d6_narrow
14
15
16
ns
t
d7
0
1
2
ns
SYMBOL
PARAMETERS
CONDITIONS
MIN.
TYP.
MAX. UNIT
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