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參數(shù)資料
| 型號(hào)： | S9S08AW60MFGE |
| 廠商： | FREESCALE SEMICONDUCTOR INC |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | 8-BIT, FLASH, 40 MHz, MICROCONTROLLER, PQFP44 |
| 封裝： | 10 X 10 MM, 1.40 MM HEIGHT, 0.80 MM PITCH, LEAD FREE, PLASTIC, MS-026BCB, LQFP-44 |
| 文件頁數(shù)： | 104/324頁 |
| 文件大?。?/td> | 3579K |
| 代理商： | S9S08AW60MFGE |
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Chapter 11 Serial Communications Interface (S08SCIV2)
MC9S08AW60 Data Sheet, Rev 2
192
Freescale Semiconductor
11.2.7
SCI Data Register (SCIxD)
This register is actually two separate registers. Reads return the contents of the read-only receive data
buffer and writes go to the write-only transmit data buffer. Reads and writes of this register are also
involved in the automatic ag clearing mechanisms for the SCI status ags.
11.3
Functional Description
The SCI allows full-duplex, asynchronous, NRZ serial communication among the MCU and remote
devices, including other MCUs. The SCI comprises a baud rate generator, transmitter, and receiver block.
The transmitter and receiver operate independently, although they use the same baud rate generator. During
normal operation, the MCU monitors the status of the SCI, writes the data to be transmitted, and processes
received data. The following describes each of the blocks of the SCI.
5
TXDIR
TxD Pin Direction in Single-Wire Mode — When the SCI is congured for single-wire half-duplex operation
(LOOPS = RSRC = 1), this bit determines the direction of data at the TxD pin.
0 TxD pin is an input in single-wire mode.
1 TxD pin is an output in single-wire mode.
4
TXINV1
Transmit Data Inversion — Setting this bit reverses the polarity of the transmitted data output.
0 Transmit data not inverted
1 Transmit data inverted
3
ORIE
Overrun Interrupt Enable — This bit enables the overrun ag (OR) to generate hardware interrupt requests.
0 OR interrupts disabled (use polling).
1 Hardware interrupt requested when OR = 1.
2
NEIE
Noise Error Interrupt Enable — This bit enables the noise ag (NF) to generate hardware interrupt requests.
0 NF interrupts disabled (use polling).
1 Hardware interrupt requested when NF = 1.
1
FEIE
Framing Error Interrupt Enable — This bit enables the framing error ag (FE) to generate hardware interrupt
requests.
0 FE interrupts disabled (use polling).
1 Hardware interrupt requested when FE = 1.
0
PEIE
Parity Error Interrupt Enable — This bit enables the parity error ag (PF) to generate hardware interrupt
requests.
0 PF interrupts disabled (use polling).
1 Hardware interrupt requested when PF = 1.
1 Setting TXINV inverts the TxD output for all cases: data bits, start and stop bits, break, and idle.
76543210
R
R7R6R5R4R3R2R1R0
W
T7T6T5T4T3T2T1T0
Reset
00000000
Figure 11-11. SCI Data Register (SCIxD)
Table 11-7. SCIxC3 Register Field Descriptions (continued)
Field
Description
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| MC9S08AW60CPU | 8-BIT, FLASH, 40 MHz, MICROCONTROLLER, PQFP64 |
| MC9S08AW32MFU | 8-BIT, FLASH, 40 MHz, MICROCONTROLLER, PQFP64 |
| MC9S08AW32MPU | 8-BIT, FLASH, 40 MHz, MICROCONTROLLER, PQFP64 |
| MC9S08AW16MFG | 8-BIT, FLASH, 40 MHz, MICROCONTROLLER, PQFP44 |
| MC9S08AW32CFD | 8-BIT, FLASH, 40 MHz, MICROCONTROLLER, QCC48 |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| S9S08AW8A | 制造商:FREESCALE 制造商全稱:Freescale Semiconductor, Inc 功能描述:HCS08 Microcontrollers |
| S9S08AW8AE0C32 | 制造商:FREESCALE 制造商全稱:Freescale Semiconductor, Inc 功能描述:8-Bit HCS08 Central Processor Unit (CPU) |
| S9S08AW8AE0C44 | 制造商:FREESCALE 制造商全稱:Freescale Semiconductor, Inc 功能描述:8-Bit HCS08 Central Processor Unit (CPU) |
| S9S08AW8AE0C48 | 制造商:FREESCALE 制造商全稱:Freescale Semiconductor, Inc 功能描述:8-Bit HCS08 Central Processor Unit (CPU) |
| S9S08AW8AE0CFT | 制造商:Freescale Semiconductor 功能描述:8K FLASH, 768B RAM 48 PI - Bulk |
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