參數(shù)資料
型號(hào)： S71WS512NC0BAWE73
廠商： Spansion Inc.
英文描述： Stacked Multi-Chip Product (MCP)
中文描述： 堆疊式多芯片產(chǎn)品（MCP）
文件頁(yè)數(shù)： 126/188頁(yè)
文件大?。?/td> 2252K
代理商： S71WS512NC0BAWE73
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124
S71WS-Nx0 Based MCPs
S71WS-N_01_A4 September 15, 2005
A d v a n c e I n f o r m a t i o n
31.3.3
Asynchronous W rite Timing W aveform in Synchronous Mode
31.3.3.1
MRS# = V
IH
, OE# = V
IH
, WAIT# = High-Z, UB# and LB# Controlled
W rite Cycle ( Address Latch Type)
Notes:
1.
A write occurs during the overlap (t
) of low CS# and low WE#. A write begins when CS# goes low and WE# goes
low with asserting UB# or LB# for single byte operation or simultaneously asserting UB# and LB# for word operation.
A write ends at the earliest transition when CS# goes or and WE# goes high. The t
WP
is measured from the beginning
of write to the end of write.
t
AW
is measured from the address valid to the end of write. In this address latch type write timing, t
WC
is same as t
AW
.
t
CW
is measured from the CS# going low to the end of write.
t
BW
is measured from the UB# and LB# going low to the end of write.
Clock input does not have any affect to the write operation if the parameter t
WLRL
is met.
Figure 31.7 Timing Waveform Of Write Cycle (Low ADV# Type)
2.
3.
4.
5.
Table 31.6 Asynchronous Write in Synchronous Mode AC Characteristics
Notes:
1.
2.
Address Latch Type, UB#, LB# Controlled.
t
WP(min)
= 70ns for continuous write operation over 50 times.
Symbol
t
ADV
t
AS(A)
t
AH(A)
t
CSS(A)
t
CW
t
AW
Speed
Units
Symbol
t
BW
t
WP
t
WLRL
t
AS
t
DW
t
DH
Speed
Units
ns
ns
clock
Min
7
0
7
10
60
60
Max
—
—
—
—
—
—
Min
60
Max
—
—
—
—
—
—
ns
55 (
Note 2
)
1
0
30
0
ns
WE#
Data in
t
BW
t
WP
t
DH
t
DW
Data Valid
ADV#
Address
CS#
Valid
t
AS(A)
t
AH(A)
t
CSS(A)
t
CW
Data out
High-Z
1
2
3
4
5
6
7
8
9
10
11
12
13
CLK
0
t
AS
Read Latency 5
High-Z
t
WLRL
14
t
AW
t
ADV
UB#, LB#
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PDF描述
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