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參數(shù)資料
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pSRAM Type 3
pSRAM_Type03_06A0 February 25, 2004
A d v a n c e I n f o r m a t i o n
Timing Diagrams
Figure 34. State Diagram
Table 34. Standby Mode Characteristics
Power Mode
Memory Cell Data
Standby Current (μA)
Wait Time (μs)
Standby
Valid
100
0
Deep Power Down
Invalid
10
200
Note:
CE1# = OE# = V
IL
, CE2 = WE# = V
IH
, UB# and/or LB# = V
IL
Figure 35. Read Cycle 1—Addressed Controlled
CE2=VIH
CE2=VIL
CE1# = VIH or VIL,
CE2=VIH
CE2=VIL
CE2=VIH,
CE1# =VIH or
UB#, LB# =VIH
CE1# =VIL, CE2=VIH,
UB# & LB# or/and LB# = VIL
Power
on
Initial State
(Wait 200
μ
s)
e
Deep Power
Down Mode
Standby
Mode
Power Up Sequence
Deep Power Down Exit Sequence
Active
D
tRC
tOH
tOH
Previous Data Valid
Data Valid
tAA
Address
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PDF描述 |
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