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參數(shù)資料
| 型號： | S71GL064A80BFW0F3 |
| 廠商： | Spansion Inc. |
| 英文描述： | Stacked Multi-Chip Product (MCP) Flash Memory and RAM |
| 中文描述： | 堆疊式多芯片產(chǎn)品（MCP）的閃存和RAM |
| 文件頁數(shù)： | 98/102頁 |
| 文件大小： | 1606K |
| 代理商： | S71GL064A80BFW0F3 |
第1頁第2頁第3頁第4頁第5頁第6頁第7頁第8頁第9頁第10頁第11頁第12頁第13頁第14頁第15頁第16頁第17頁第18頁第19頁第20頁第21頁第22頁第23頁第24頁第25頁第26頁第27頁第28頁第29頁第30頁第31頁第32頁第33頁第34頁第35頁第36頁第37頁第38頁第39頁第40頁第41頁第42頁第43頁第44頁第45頁第46頁第47頁第48頁第49頁第50頁第51頁第52頁第53頁第54頁第55頁第56頁第57頁第58頁第59頁第60頁第61頁第62頁第63頁第64頁第65頁第66頁第67頁第68頁第69頁第70頁第71頁第72頁第73頁第74頁第75頁第76頁第77頁第78頁第79頁第80頁第81頁第82頁第83頁第84頁第85頁第86頁第87頁第88頁第89頁第90頁第91頁第92頁第93頁第94頁第95頁第96頁第97頁當(dāng)前第98頁第99頁第100頁第101頁第102頁
98
S71GL032A Based MCPs
S71GL032A_00_A0 March 31, 2005
A d v a n c e I n f o r m a t i o n
Data Retention Characteristics (4M Version G)
Notes:
1. CS1 controlled:CS1#
≥
V
CC
-0.2V. CS2 controlled: CS2
≤
0.2V.
Data Retention Characteristics (8M Version C)
Notes:
1.
CS1 controlled:CS1#
≥
V
CC
-0.2V. CS2 controlled: CS2
≤
0.2V.
Data Retention Characteristics (8M Version D)
Notes:
1.
CS1 controlled:CS1#
≥
V
CC
-0.2V. CS2 controlled: CS2
≤
0.2V.
Timing Diagrams
Item
Symbol
Test Condition
Min
Typ
Max
Unit
V
CC
for data retention
V
DR
CS1#
≥
V
CC
-0.2V (Note 1), V
IN
≥
0V. BYTE# = V
SS
or V
CC
1.5
-
3.3
V
Data retention current
I
DR
V
CC
= 1.5V, CS1#
≥
V
CC
-0.2V (Note 1), V
IN
≥
0V
-
-
3
μ
A
Data retention set-up time
t
SDR
See data retention waveform
0
-
-
ns
Recovery time
t
RDR
t
RC
-
-
Item
Symbol
Test Condition
Min
Typ
Max
Unit
V
CC
for data retention
V
DR
CS1#
≥
V
CC
-0.2V (Note 1). BYTE# = V
SS
or V
CC
1.5
-
3.3
V
Data retention current
I
DR
V
CC
= 3.0V, CS1#
≥
V
CC
-0.2V (Note 1)
-
-
15
μ
A
Data retention set-up time
t
SDR
See data retention waveform
0
-
-
ns
Recovery time
t
RDR
t
RC
-
-
Item
Symbol
Test Condition
Min
Typ
Max
Unit
V
CC
for data retention
V
DR
CS1#
≥
V
CC
-0.2V (Note 1), BYTE# = V
SS
or V
CC
1.5
-
3.3
V
Data retention current
I
DR
V
CC
= 3.0V, CS1#
≥
V
CC
-0.2V (Note 1)
-
-
TBD
μ
A
Data retention set-up time
t
SDR
See data retention waveform
0
-
-
ns
Recovery time
t
RDR
t
RC
-
-
Figure 33. Timing Waveform of Read Cycle(1) (Address Controlled, CS#1=OE#=V
IL
, CS2=WE#=V
IH
, UB#
and/or LB#=V
IL
)
t
AA
t
RC
t
OH
Address
Data Out
Previous Data Valid
Data Valid
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