參數(shù)資料
型號(hào)： S3FC40D
元件分類(lèi)： 微控制器/微處理器
英文描述： RISC MICROCONTROLLER, PQFP100
封裝： 14 X 14 MM, TQFP-100
文件頁(yè)數(shù)： 352/401頁(yè)
文件大小： 4557K
代理商： S3FC40D
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S3CC40D/FC40D_UM_REV1.20
EXCEPTIONS
INTERRUPT STRUCTURE
IIR
IRQ
Core
NOTE:
The pending bit is cleared by hardware when the CPU reads the IIR register value in an interrupt service routine. But also the
corresponding pending bit is cleared by S/W when it is written ID
× 2 value to the IIR register. Where the ID is a bit of IRR (for
example, the ID of SIO 1 INT is "6"). All pending bits are cleared when "80H" is written to IIR register.
Clear
IPR
Logic
IMR
Logic
P0INT.0
P0INT.1
P0INT.2
P0INT.3
Ext. INT0
Ext. INT1
Ext. INT2
Ext. INT3
.
P0INT.4
P0INT.5
P0INT.6
P0INT.7
Ext. INT4
Ext. INT5
Ext. INT6
Ext. INT7
UART1 Data Transmit INT
Timer 2 match/capture
Timer 2 overflow
Timer 3 match/capture
Timer 3 overflow
Basic timer overflow
SIO 0 INT
SIO 1 INT
Ext. INT10
Ext. INT12
Ext. INT9
Ext. INT15
NC
Ext. INT8
NC
Timer 6 overflow
Timer 6 match/capture
Timer 5 overflow
Timer 5 match/capture
Timer 4 overflow
Timer 4 match/capture
Watch Timer INT
UART2 Data Receive INT
UART2 Data Transmit INT
UART1 Data Receive INT
UART0 Data Receive INT
UART0 Data Transmit INT
Ext. INT14
Ext. INT13
Ext. INT11
Timer 0 match/capture
Timer 0 overflow
Timer 1match/capture
Timer 1 overflow
Timer 7 match/capture
Timer 7 overflow
Timer 8 match/capture
Timer 8 overflow
Timer 9 match/capture
Timer 9 overflow
NC
IRR0
IRR1
IRR2
IRR3
IRR4
IRR5
IRR6
IRR7
IRR8
IRR9
IRR10
IRR11
IRR12
IRR13
IRR14
IRR15
IRR16
IRR17
IRR18
IRR19
IRR20
IRR21
IRR22
IRR23
IRR24
IRR25
IRR26
IRR27
IRR28
IRR29
IRR30
IRR31
IRR32
IRR33
IRR34
IRR35
IRR36
IRR37
IRR38
IRR39
IRR40
IRR41
IRR42
IRR43
IRR44
IRR45
IRR46
IRR47
Stop & Idle
Release
Figure 4-2. Interrupt Structure
4-5
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PDF描述
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