參數(shù)資料
型號: S3C9658XX-DK
元件分類: 微控制器/微處理器
英文描述: 8-BIT, MROM, 6 MHz, MICROCONTROLLER, PDIP20
封裝: 0.300 INCH, DIP-20
文件頁數(shù): 49/206頁
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代理商: S3C9658XX-DK
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UNIVERSAL SERIAL BUS
S3C9654/C9658/P9658
11-10
INTERRUPT ENDPOINT STATUS REGISTER (EP1CSR)
EP1CSR is the control register for Endpoint 1, Interrupt Endpoint. This register is located at address F2H and is
read/write addressable.
Bit7
CLR_DATA_TOGGLE: MCU writes “1” to this bit to clear the data toggle sequence bit. When the MCU
writes a 1 to this register, the data toggle bit is initialized to DATA0.
Bit6–3 MAXP: These bits indicate the maximum packet size for IN endpoint, and needs to be updated by MCU
before it sets IN_PKT_RDY. Once set, the contents are valid till MCU re-writes them.
Bit2
FLUSH_FIFO: When MCU writes “1” to this register, the FIFO is flushed, and IN_PKT_RDY cleared.
The MCU should wait for IN_PKT_RDY to be cleared for the flush to take place.
Bit1
FORCE_STALL: MCU writes “1” to this register to issue a STALL Handshake to USB. MCU clears this
bit, to end the STALL condition.
Bit0
IN_PKT_RDY: MCU sets this bit, after writing a packet of data into Endpoint 1 FIFO. USB clears this bit,
bit, so MCU can load the next packet.
.7
.6
.5
.4
.3
.2
.1
.0
LSB
MSB
Control Endpoint Status Register (EP1CSR)
F2H, R/W
CLEAR_DATA_TOGGLE
FLUSH_FIFO
FORCE_STALL
IN_PKT_RDY
MAXP
Figure 11-8. Interrupt Endpoint Status Register (EP1CSR)
CONTROL ENDPOINT BYTE COUNT REGISTER (EP0BCNT)
EP0BCNT register has the number of valid bytes in Endpoint 0 FIFO. It is located at address F3H read only
addressable. Once the MCU receives a OUT_PKT_RDY (Bit0 of EP0CSR) for Endpoint 0, then it can read this
register to find out the number of bytes to be read from Endpoint 0 FIFO.
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PDF描述
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