參數(shù)資料
型號： S1D13A05B00B
元件分類： 顯示控制器
英文描述： 320 X 320 PIXELS CRT OR FLAT PNL GRPH DSPL CTLR, PBGA121
封裝： PLASTIC, FBGA-121
文件頁數(shù)： 171/190頁
文件大小： 2285K
代理商： S1D13A05B00B
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Epson Research and Development
Page 81
Vancouver Design Center
Hardware Functional Specification
S1D13A05
Issue Date: 02/07/02
X40A-A-001-02
5. t5typ
= (REG[2Ch] bits 22-16) + 1
6. t6typ
= (REG[28h] bits 9-0) - (REG[2Ch] bits 22-16) + 2
7. t7typ
= (REG[A0h] bits 8-0)
8. t8typ
= (REG[A4h] bits 5-0)
9. t9typ
= (REG[ACh] bits 6-0)
10. t10typ
= (REG[A8h] bits 7-0)
11. t11typ
= (REG[B0h] bits 6-0)
12. t12typ
= (REG[B4h] bits 4-0)
Figure 6-31: Sharp HR-TFT Panel Vertical Timing
1. Lines
= 1 Horizontal Line
2. Ts
= pixel clock period
3. t1typ
= (REG[3Ch] bits 18-16) + 1
4. t2typ
= (REG[30h] bits 9-0) + 1
5. t3typ
The FPFRAME (SPS) rising/falling edge can occur before or after FPLINE (LP) rising edge depending
on the value stored in the FPLINE Pulse Start Position bits (REG[2Ch] bits 9-0). To obtain the case
indicated by t3, set the FPLINE Pulse Start Position bits to 0 and the FPFRAME (SPS) rising/falling
edge will occur 1 Ts before the FPLINE (LP) rising edge. To obtain the case indicated by t4, set the
FPLINE Pulse Start Position bits to a value between 1 and the Horizontal Total - 1. Then t4 = (Horizontal
Total Period - 1) - (REG[2Ch] bits 9-0)
6. t5typ
= (REG[38h] bits 9-0)
7. t6typ
= (REG[34h] bits 9-0) + 1
8. t7typ
= (REG[B8h] bits 2-0)
Table 6-28: Sharp HR-TFT Panel Vertical Timing
Symbol
Parameter
Min
Typ
Max
Units
t1
FPFRAME (SPS) pulse width
1
note 3
8
Lines
(note 1)
t2
Vertical total period
1
note 4
1024
Lines
t3
FPFRAME (SPS) rising/falling edge to FPLINE (LP) rising edge
1
(note 5)
Ts (note 2)
t4
FPLINE (LP) rising edge to FPFRAME (SPS) rising/falling edge
0
note 5
1023
Ts
t5
Vertical display start position
0
note 6
1023
Lines
t6
Vertical display period
1
note 7
1024
Lines
t7
Extra driving period for GPIO0 (PS1/2)
0
note 8
7
Lines
Driving period for PS3
t7
Driving period for PS1 or PS2
Vertical Display Period
t6
t5
t1
t2
Line 1
Last
FPFRAME
FPLINE
(SPS)
(LP)
FPDAT[17:0]
(OB[5:0],
OG[5:0],
OR[5:0])
t4
t4 t3
t3
相關PDF資料
PDF描述
S1D13A05F00A100 320 X 320 PIXELS CRT OR FLAT PNL GRPH DSPL CTLR, PBGA121
S1R72005F00A300 UNIVERSAL SERIAL BUS CONTROLLER, PQFP64
S1R72105F00A000 SCSI BUS CONTROLLER, PQFP100
S1R72803F00A100 1 CHANNEL(S), 400M bps, SERIAL COMM CONTROLLER, PQFP100
S1R72C05B08 UNIVERSAL SERIAL BUS CONTROLLER, PBGA121
相關代理商/技術參數(shù)
參數(shù)描述
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S1D13A05F00A200 制造商:Epson Electronics America Inc 功能描述:LCD DRVR 3V/3.3V/5V 80-Pin TQFP
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S1D13T03F10A100 制造商:Epson Electronics America Inc 功能描述:IC EPD CONTROLLER 64TQFP13 制造商:Epson Electronics America Inc 功能描述:EPD Controller Timing control
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