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參數資料
| 型號： | S1C62A33D |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | 4-BIT, MROM, 0.6 MHz, MICROCONTROLLER, UUC86 |
| 封裝： | DIE-86 |
| 文件頁數： | 268/280頁 |
| 文件大?。?/td> | 1603K |
| 代理商： | S1C62A33D |
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I-74
EPSON
S1C62N33 TECHNICAL HARDWARE
CHAPTER 4: PERIPHERAL CIRCUITS AND OPERATION (SVD Circuit and Heavy Load Protection Function)
(2) Sampling with SVDON set to "1"
When SVDON is set to "1", SVD detection is executed. As
soon as SVDON is reset to "0" the detection result is
loaded to the SVDDT latch. To obtain a stable SVD detec-
tion result, the SVD circuit must be set to ON with at
least 100 s. Hence, to obtain the SVD detection result,
follow the programming sequence below.
0. Set HVLD to "1" (only when the CPU system clock is
fosc3 in S1C62A33)
1. Set SVDON to "1"
2. Maintain at 100 s minimum
3. Set SVDON to "0"
4. Read out SVDDT
5. Set HVLD to "0" (only when the CPU system clock is
fosc3 in S1C62A33)
However, when a crystal oscillation clock (fosc1) is se-
lected for the CPU system clock in S1C62N33, S1C62L33,
and S1C62A33, the instruction cycles are long enough,
so that there is no need for concern about maintaining
100 s for the SVDON = "1" with the software.
(3) Sampling by hardware when SVDDT latch is set to "1"
When SVDDT latch is set to "1", the detection results can
be written to the SVDDT latch in the following two tim-
ings (same as that sampling with HVLD set to "1").
Immediately after the time for one instruction cycle
has ended immediately after SVDDT = "1"
Immediately after sampling in the 2 Hz cycle output by
the clock timer while SVDDT = "1"
Consequently, the SVDDT latch data is loaded immedi-
ately after SVDDT latch has been set to "1", and at the
same time the new detection result is written in 2 Hz
cycles.
To obtain a stable SVD detection result, the SVD circuit
must be set to ON with at least 100 s.
When the CPU system clock is fosc3 in S1C62A33, the
detection result at the timing in above may be invalid
or incorrect.
相關PDF資料 |
PDF描述 |
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