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參數(shù)資料
| 型號： | QL6250E-8PS484I |
| 廠商： | QUICKLOGIC CORP |
| 元件分類： | FPGA |
| 英文描述： | FPGA, 960 CLBS, 248160 GATES, PBGA484 |
| 封裝： | 23 X 23 MM, 1 MM PITCH, MS-034AAJ-1, PLASTIC, BGA-484 |
| 文件頁數(shù)： | 4/64頁 |
| 文件大小： | 850K |
| 代理商： | QL6250E-8PS484I |
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2006 QuickLogic Corporation
Eclipse-E Family Data Sheet Rev. A
12
Clock Networks
Global Clocks
There are a maximum of eight global clock networks in each Eclipse-E device. Global clocks can drive logic
cells and I/O registers, ECUs, and RAM blocks in the device. All global clocks have access to a Quad Net (local
clock network) connection with a programmable connection to the logic cell’s register clock input.
Figure 10: Global Clock Architecture
Quad-Net Network
There are five Quad-Net local clock networks in each quadrant for a total of 20 in a device. Each Quad-Net is
local to a quadrant. Before driving the columns clock buffers, the quad-net is driven by the output of a mux
which selects between the CLK pin input and an internally generated clock source (see Figure 11).
Figure 11: Global Clock Structure
Quad Net
CLK Pin
Global Clock Net
Internally generated clock, or
clock from general routing network
Global Clock
(CLK) Input
Quad-Net Clock Network
FF
Global Clock Buffer
相關(guān)PDF資料 |
PDF描述 |
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參數(shù)描述 |
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