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參數(shù)資料
| 型號： | PSD935F2V-90U |
| 廠商： | 意法半導(dǎo)體 |
| 英文描述： | Configurable Memory System on a Chip for 8-Bit Microcontrollers |
| 中文描述： | 在8片位微控制器可配置存儲系統(tǒng) |
| 文件頁數(shù)： | 55/91頁 |
| 文件大小： | 488K |
| 代理商： | PSD935F2V-90U |
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PSD9XX Family
PSD935G2
54
The
PSD935G2
Functional
Blocks
(cont.)
I
DATA OUT
REG.
D
Q
D
G
Q
D
Q
D
Q
WR
WR
WR
ADDRESS
ALE
READ MUX
P
D
B
CONTROL REG.
DIR REG.
PLD INPUT (PORT F)
ISP OR BATTERY BACK-UP (PORT E)
DATA IN
OUTPUT
SELECT
OUTPUT
MUX
PORT PIN
DATA OUT
ADDRESS
A[7:0] OR A[15:8]
CONFIGURATION
BIT
Figure 23. Ports E, F and G Structure
9.4.8 Port F – Functionality and Structure
Port F can be configured to perform one or more of the following functions:
J
MCU I/O Mode
J
PLD Input – as direct input ot the PLD array.
J
Address In – additional high address inputs. Direct input to the PLD array.
J
Latched Address Out – Provide latched address out per Table 18.
J
Slew Rate – pins can be set up for fast slew rate.
J
Data Port – connected to D[7:0] when Port F is configured as Data Port for a
non-multiplexed bus.
9.4.9 Port G – Functionality and Structure
Port G can be configured to perform one or more of the following functions:
J
MCU I/O Mode
J
Latched Address Out – Provide latched address out per Table 18.
J
Open Drain – pins can be configured in Open Drain Mode
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