參數(shù)資料
型號(hào)： PSD933220JIT
廠商： 意法半導(dǎo)體
英文描述： Flash In-System Programmable ISP Peripherals For 8-bit MCUs
中文描述： Flash在系統(tǒng)可編程ISP的外設(shè)的8位微控制器
文件頁(yè)數(shù)： 98/110頁(yè)
文件大?。?/td> 1737K
代理商： PSD933220JIT
PSD813F2, PSD833F2, PSD834F2, PSD853F2, PSD854F2
88/110
Table 55. READ Timing (5V devices)
Note: 1. RD timing has the same timing as DS, LDS, UDS, and PSEN signals.
2. RD and PSEN have the same timing.
3. Any input used to select an internal PSD function.
4. In multiplexed mode, latched addresses generated from ADIO delay to address output on any Port.
5. RD timing has the same timing as DS, LDS, and UDS signals.
Symbol
Parameter
Conditions
-70
-90
-15
Turbo
Off
Unit
MinMax
tLVLX
ALE or AS Pulse Width
15
20
28
ns
tAVLX
Address Setup Time
(Note 3)
4
6
10
ns
tLXAX
Address Hold Time
(Note 3)
78
11
ns
tAVQV
Address Valid to Data Valid
(Note 3)
70
90
150
+ 10
ns
tSLQV
CS Valid to Data Valid
75
100
150
ns
tRLQV
RD to Data Valid 8-Bit Bus
(Note 5)
24
32
40
ns
RD or PSEN to Data Valid
8-Bit Bus, 8031, 80251
(Note 2)
31
38
45
ns
tRHQX
RD Data Hold Time
(Note 1)
00
0
ns
tRLRH
RD Pulse Width
(Note 1)
27
32
38
ns
tRHQZ
RD to Data High-Z
(Note 1)
20
25
30
ns
tEHEL
E Pulse Width
27
32
38
ns
tTHEH
R/W Setup Time to Enable
6
10
18
ns
tELTL
R/W Hold Time After Enable
0
ns
tAVPV
Address Input Valid to
Address Output Delay
(Note 4)
20
25
30
ns
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PDF描述
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