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參數(shù)資料
| 型號： | PSD835G3-B-15J |
| 廠商： | 意法半導(dǎo)體 |
| 英文描述： | Configurable Memory System on a Chip for 8-Bit Microcontrollers |
| 中文描述： | 在8片位微控制器可配置存儲系統(tǒng) |
| 文件頁數(shù)： | 92/110頁 |
| 文件大?。?/td> | 570K |
| 代理商： | PSD835G3-B-15J |
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PSD835G2
PSD8XX Family
91
-90
-12
Symbol
Parameter
Conditions
Min
Max
Min
Max
Unit
t
LVLX
t
AVLX
t
LXAX
ALE or AS Pulse Width
22
24
Address Setup Time
(Note 1)
7
9
ns
Address Hold Time
(Note 1)
8
10
ns
t
AVWL
Address Valid to Leading
Edge of WR
(Notes 1 and 3)
15
18
ns
t
SLWL
t
DVWH
t
WHDX
t
WLWH
t
WHAX1
CS Valid to Leading Edge of WR
(Note 3)
15
18
ns
WR Data Setup Time
(Note 3)
40
45
ns
WR Data Hold Time
(Notes 3 and 7)
5
8
ns
WR Pulse Width
(Note 3)
40
45
ns
Trailing Edge of WR to Address Invalid
(Note 3)
8
10
ns
t
WHAX2
Trailing Edge of WR to DPLD Address
Input Invalid
(Notes 3 and 6)
0
0
ns
t
WHPV
Trailing Edge of WR to Port Output
Valid Using I/O Port Data Register
(Note 3)
33
33
ns
t
WLMV
WR Valid to Port Output Valid Using
Micro
Cell Register Preset/Clear
Data Valid to Port Output Valid
Using Micro
Cell Register Preset/Clear
Address Input Valid to Address
Output Delay
(Notes 3 and 4)
65
70
ns
t
DVMV
(Notes 3 and 5)
65
68
ns
t
AVPV
(Note 2)
30
35
ns
Write Timing
(3.0 V to 3.6 V Versions)
NOTES:
1. Any input used to select an internal PSD835G2 function.
2. In multiplexed mode, latched addresses generated from ADIO delay to address output on any Port.
3. WR timing has the same timing as E and DS signals.
4. Assuming data is stable before active write signal.
5. Assuming write is active before data becomes valid.
6. t
WHAX2
is Address hold time for DPLD inputs that are used to generate chip selects for internal PSD memory.
7.
t
WHDX
is 11ns when writing to the Output Micro
Cell Registers AB and BC.
Microcontroller Interface – PSD835G2 AC/DC Parameters
(3.0 V to 3.6 V Versions)
相關(guān)PDF資料 |
PDF描述 |
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參數(shù)描述 |
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