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參數(shù)資料
| 型號： | PSD835G1-A-90JI |
| 廠商： | 意法半導(dǎo)體 |
| 英文描述： | Configurable Memory System on a Chip for 8-Bit Microcontrollers |
| 中文描述： | 在8片位微控制器可配置存儲系統(tǒng) |
| 文件頁數(shù)： | 82/110頁 |
| 文件大?。?/td> | 570K |
| 代理商： | PSD835G1-A-90JI |
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PSD835G2
PSD8XX Family
81
NOTES:
1.
RD timing has the same timing as DS and PSEN signals.
RD and PSEN have the same timing.
Any input used to select an internal PSD835G2 function.
In multiplexed mode, latched addresses generated from ADIO delay to address output on any Port.
RD timing has the same timing as DS.
2.
3.
4.
5.
-70
-90
Turbo
Off
Symbol
Parameter
Conditions
Min
Max
Min
Max
Unit
t
LVLX
t
AVLX
t
LXAX
t
AVQV
t
SLQV
ALE or AS Pulse Width
15
20
ns
Address Setup Time
(Note 3)
4
6
ns
Address Hold Time
(Note 3)
7
8
ns
Address Valid to Data Valid
(Note 3)
70
90
Add 12
ns
CS Valid to Data Valid
75
100
ns
RD to Data Valid
(Note 5)
24
32
ns
t
RLQV
RD or PSEN to Data Valid,
80C51 Mode
(Note 2)
31
38
ns
t
RHQX
t
RLRH
t
RHQZ
t
EHEL
t
THEH
t
ELTL
RD Data Hold Time
(Note 1)
0
0
ns
RD Pulse Width
(Note 1)
27
32
ns
RD to Data High-Z
(Note 1)
20
25
ns
E Pulse Width
27
32
ns
R/W Setup Time to Enable
6
10
ns
R/W Hold Time After Enable
0
0
ns
t
AVPV
Address Input Valid to Address
Output Delay
(Note 4)
20
25
ns
Read Timing
(5 V ± 10% Versions)
Microcontroller Interface – PSD835G2 AC/DC Parameters
(5V ±10% Versions)
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