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參數資料
| 型號： | PSD813FN |
| 英文描述： | Field Programmble Microcontroller Peripherals(帶閃存的現(xiàn)場可編程微控制器) |
| 中文描述： | 場可編程微控制器外圍設備（帶閃存的現(xiàn)場可編程微控制器） |
| 文件頁數： | 3/83頁 |
| 文件大?。?/td> | 369K |
| 代理商： | PSD813FN |
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Prelimnary
PSD813FN/FH
3
PSD813FN/FH devices consist of several major functional blocks. Figure 1 shows the
architecture of the PSD813FN/FH device. The functions of each block are described briefly
in the following sections. Many of the blocks perform multiple functions, and are user
configurable.
PLDs
The device contains three PLD blocks each optimized for a different function as shown in
Table 1. The functional partitioning of the PLDs reduces power consumption, optimizes
cost/performance and ease of design entry.
The Decode PLD (DPLD) is used to decode and generate chip selects for the
PSD813FN/FH internal memory, registers, and peripheral I/O mode. The External Chip
Select PLD (ECSPLD) is optimized to generate chip selects for devices external to the
PSD813FN/FH. The General Purpose PLD (GPLD) can implement user defined logic
functions. The DPLD and ECSPLD have combinatorial outputs while the GPLD has 12
Output Micro
Cells. Seven of the Port C Micro
Cells are dedicated to Flash memory
control. The PSD813FN/FH also has 23 Input Micro
Cells that can be configured as
inputs to the PLD. The PLDs receive their inputs from the PLD Input bus.
I/OPorts
The PSD813FN/FH has 19 I/O pins divided among three ports. Each I/O pin can be
individually configured to provide many functions. Ports A, B and D can be configured as
standard MCU I/O ports, PLD I/O, or latched address outputs for microcontrollers using
multiplexed address/data busses.
PSD813FN/FH
Architectural
Overview
Name
Abbreviation
Inputs
Outputs
Product Terms
Decode PLD
DPLD
63
12
13
External Chip Select PLD
ECSPLD
24
7
7
General PLD
GPLD
63
12
109
Table 1.
相關PDF資料 |
PDF描述 |
|---|---|
| PSD813FH | Field Programmble Microcontroller Peripherals With Flash Memory(帶閃存的現(xiàn)場可編程微控制器) |
| PSD82 | Three Phase Rectifier Bridges |
| PSD834F2V | Flash PSD, 3.3V Supply, for 8-bit MCUs 2 Mbit + 256 Kbit Dual Flash Memories and 64 Kbit SRAM(2M位+256K位雙路閃速存儲器和64K位靜態(tài)RAM,閃速PSD,3.3V電源,用于8位MCU.) |
| PSD834F2 | Flash In-System Programmable (ISP) Peripherals For 8-bit MCUs(用于8位MCUs的閃速ISP外圍) |
| PSD835G2 | Configurable Memory System on a Chip for 8-Bit Microcontrollers(8位微控制器片上存儲器可編程外設) |
相關代理商/技術參數 |
參數描述 |
|---|---|
| PSD813FN-15J | 制造商:WSI 功能描述: |
| PSD833F2-90J | 功能描述:CPLD - 復雜可編程邏輯器件 5.0V 1M 90ns RoHS:否 制造商:Lattice 系列: 存儲類型:EEPROM 大電池數量:128 最大工作頻率:333 MHz 延遲時間:2.7 ns 可編程輸入/輸出端數量:64 工作電源電壓:3.3 V 最大工作溫度:+ 90 C 最小工作溫度:0 C 封裝 / 箱體:TQFP-100 |
| PSD833F2-90JI | 功能描述:SPLD - 簡單可編程邏輯器件 5.0V 1M 90ns RoHS:否 制造商:Texas Instruments 邏輯系列:TICPAL22V10Z 大電池數量:10 最大工作頻率:66 MHz 延遲時間:25 ns 工作電源電壓:4.75 V to 5.25 V 電源電流:100 uA 最大工作溫度:+ 75 C 最小工作溫度:0 C 安裝風格:Through Hole 封裝 / 箱體:DIP-24 |
| PSD833F2-90M | 功能描述:SPLD - 簡單可編程邏輯器件 5.0V 1M 90ns RoHS:否 制造商:Texas Instruments 邏輯系列:TICPAL22V10Z 大電池數量:10 最大工作頻率:66 MHz 延遲時間:25 ns 工作電源電壓:4.75 V to 5.25 V 電源電流:100 uA 最大工作溫度:+ 75 C 最小工作溫度:0 C 安裝風格:Through Hole 封裝 / 箱體:DIP-24 |
| PSD833F2-90MI | 功能描述:CPLD - 復雜可編程邏輯器件 5.0V 1M 90ns RoHS:否 制造商:Lattice 系列: 存儲類型:EEPROM 大電池數量:128 最大工作頻率:333 MHz 延遲時間:2.7 ns 可編程輸入/輸出端數量:64 工作電源電壓:3.3 V 最大工作溫度:+ 90 C 最小工作溫度:0 C 封裝 / 箱體:TQFP-100 |
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