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參數(shù)資料
| 型號： | PSD8133V15JT |
| 廠商： | 意法半導(dǎo)體 |
| 元件分類： | 基準(zhǔn)電壓源/電流源 |
| 英文描述： | Cap-Free, NMOS, 150mA Low Dropout Regulator with Reverse Current Protection |
| 中文描述： | 無電容，NMOS管，150mA的低壓差穩(wěn)壓器的反向電流保護 |
| 文件頁數(shù)： | 1/110頁 |
| 文件大?。?/td> | 1685K |
| 代理商： | PSD8133V15JT |
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August 2004
PSD813F1
Flash In-System Programmable (ISP)
Peripherals for 8-bit MCUs, 5V
FEATURES SUMMARY
DUAL BANK FLASH MEMORIES
–
1 Mbit of Primary Flash Memory (8
Uniform Sectors)
–
256 Kbit Secondary EEPROM (4 Uniform
Sectors)
–
Concurrent operation: read from one
memory while erasing and writing the
other
16 Kbit SRAM (BATTERY-BACKED)
PLD WITH MACROCELLS
–
Over 3,000 Gates Of PLD: DPLD and
CPLD
–
DPLD - User-defined Internal chip-select
decoding
–
CPLD with 16 Output Macrocells (OMCs)
and 24 Input Macrocells (IMCs)
27 RECONFIGURABLE I/Os
–
27 individually configurable I/O port pins
that can be used for the following
functions:
MCU I/Os;
PLD I/Os;
Latched MCU address output; and
Special function I/Os.
Note:
16 of the I/O ports may be
configured as open-drain outputs.
ENHANCED JTAG SERIAL PORT
–
Built-in JTAG-compliant serial port allows
full-chip In-System Programmability (ISP)
–
Efficient manufacturing allows for easy
product testing and programming
PAGE REGISTER
–
Internal page register that can be used to
expand the microcontroller address space
by a factor of 256.
PROGRAMMABLE POWER MANAGEMENT
I
I
I
I
I
I
I
Figure 1. Packages
I
HIGH ENDURANCE:
–
100,000 Erase/WRITE Cycles of Flash
Memory
–
10,000 Erase/WRITE Cycles of EEPROM
–
1,000 Erase/WRITE Cycles of PLD
–
Data Retention: 15-year minimum at 90°C
(for Main Flash, Boot, PLD and
Configuration bits).
SINGLE SUPPLY VOLTAGE:
–
5V±10% for 5V
STANDBY CURRENT AS LOW AS 50μA
I
I
PQFP52 (M)
PLCC52 (J)
TQFQ64 (U)
相關(guān)PDF資料 |
PDF描述 |
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| PSD8133V15MT | Flash In-System Programmable ISP Peripherals For 8-bit MCUs |
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相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
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