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參數(shù)資料
| 型號： | PSD711S5 |
| 英文描述： | Field Programmable Microcontroller Peripherals with Supervisory Functions(可編程邏輯，4K位SRAM,27個可編程I/O,通用PLD有66個輸入) |
| 中文描述： | 現(xiàn)場可編程微控制器外圍設(shè)備具有監(jiān)督職能（可編程邏輯，4K的位的SRAM，27余個可編程輸入/輸出，通用PLD的有66個輸入） |
| 文件頁數(shù)： | 76/104頁 |
| 文件大?。?/td> | 515K |
| 代理商： | PSD711S5 |
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PSD7XX Family
13-76
Supervisory
Function
(cont.)
WdTmo<8:0>
Current Watchdog count. Must be read twice. Only when two successive reads
fetch identical count-values, the count is correct.
WdTmo<8> is the most significant bit,
WdTmo<0> is the least significant bit.
Wclk_src<1:0>
Determines the Watchdog clock source.
0,0 = Embedded 2KHz oscillator.
0,1 = Embedded 8Hz oscillator.
1,0 = CLKin frequency / 8192 (= CLKin / 8K).
1,1 = CLKin frequency / 2,097,152 (CLKin / 2M).
Wd_Rst<2:0>
Defines the Watchdog pulse length or reset pulse extension.
With Wclk_src<1> = 0:
0,0,0 = 8 ms
0,0,1 = 16 ms
0,1,0 = 32 ms
0,1,1 = 64 ms
1,0,0 = 128 ms
1,0,1 = 256 ms
1,1,0 = 512 ms
1,1,1 = 1024 ms (
~
1sec)
With Wclk_src<1> = 1:
0,0,0 =
{
0,0,1 =
{
16 x [16384 /CLKin(hz)]} sec
0,1,0 =
{
32 x [16384 /CLKin(hz)]} sec
0,1,1 =
{
64 x [16384 /CLKin(hz)]} sec
1,0,0 =
{
128 x [16384 /CLKin(hz)]} sec
1,0,1 =
{
256 x [16384 /CLKin(hz)]} sec
1,1,0 =
{
512 x [16384 /CLKin(hz)]} sec
1,1,1 =
{
1024 x [16384 /CLKin(hz)]} sec
8 x [16384 /CLKin(hz)]} sec
Bit 7
Bit 6
Bit 5
Bit 4
Bit 3
Bit 2
Bit 1
Bit 0
WdTmo<7>
WdTmo<6>
WdTmo<5>
WdTmo<4>
WdTmo<3>
WdTmo<2>
WdTmo<1>
WdTmo<0>
WD-timeout1 (read only)
Bit 7
Bit 6
Bit 5
Bit 4
Bit 3
Bit 2
Bit 1
Bit 0
WD_Rst<2> Wd_Rst<1> Wd_Rst<0>
*
Wclk_
src<1>
Wclk_
src<0>
*
WdTmo<8>
WDRST-Var (read only)
NOTE:
The Supervisory functions have no control/configuration registers that are accessible during run-time.
All Supervisory function control/configuration is done using PSDsoft.
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