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參數(shù)資料
| 型號： | PSD513B1-C-70L |
| 廠商： | 意法半導(dǎo)體 |
| 英文描述： | Low Cost Field Programmable Microcontroller Peripherals |
| 中文描述： | 低成本現(xiàn)場可編程微控制器外圍設(shè)備 |
| 文件頁數(shù)： | 102/153頁 |
| 文件大?。?/td> | 1036K |
| 代理商： | PSD513B1-C-70L |
第1頁第2頁第3頁第4頁第5頁第6頁第7頁第8頁第9頁第10頁第11頁第12頁第13頁第14頁第15頁第16頁第17頁第18頁第19頁第20頁第21頁第22頁第23頁第24頁第25頁第26頁第27頁第28頁第29頁第30頁第31頁第32頁第33頁第34頁第35頁第36頁第37頁第38頁第39頁第40頁第41頁第42頁第43頁第44頁第45頁第46頁第47頁第48頁第49頁第50頁第51頁第52頁第53頁第54頁第55頁第56頁第57頁第58頁第59頁第60頁第61頁第62頁第63頁第64頁第65頁第66頁第67頁第68頁第69頁第70頁第71頁第72頁第73頁第74頁第75頁第76頁第77頁第78頁第79頁第80頁第81頁第82頁第83頁第84頁第85頁第86頁第87頁第88頁第89頁第90頁第91頁第92頁第93頁第94頁第95頁第96頁第97頁第98頁第99頁第100頁第101頁當(dāng)前第102頁第103頁第104頁第105頁第106頁第107頁第108頁第109頁第110頁第111頁第112頁第113頁第114頁第115頁第116頁第117頁第118頁第119頁第120頁第121頁第122頁第123頁第124頁第125頁第126頁第127頁第128頁第129頁第130頁第131頁第132頁第133頁第134頁第135頁第136頁第137頁第138頁第139頁第140頁第141頁第142頁第143頁第144頁第145頁第146頁第147頁第148頁第149頁第150頁第151頁第152頁第153頁
PSD5XX Famly
99
Bit 7
Bit 6
Bit 5
Bit 4
Bit 3
Bit 2
Bit 1
Bit 0
Sense7
Sense6
Sense5
Sense4
Sense3
Sense2
Sense1
Sense0
Interrupt Operation
(cont.)
Interrupt Edge/Level Select Register
Bits sense 0
...
sense 7 correspond to interrupt 0
...
interrupt 7.
When these bits are set to
1 = LEVEL sensitive
0 = EDGE sensitive (positive edge)
At RESET these bits initialize as 0 i.e., all interrupts come up as Edge sensitive.
Interrupt Read Clear Register
This is a read only register. Reading this register during initialization clears all the pending
edge sensitive interrupts.
Bit 7
Bit 6
Bit 5
Bit 4
Bit 3
Bit 2
Bit 1
Bit 0
ir 7
ir 6
ir 5
ir 4
ir 3
ir 2
ir 1
ir 0
Interrupt Request Latch Register
Bits ir 0...ir 7 correspond to interrupt 0 ... interrupt 7.
When any of these bits are set by the interrupt controller to a “1”, the corresponding
Interrupt is pending service.
The MCU can read the interrupt request latch which shows the status of all interrupts. The
entire interrupt request latch can be cleared by reading the Interrupt Read Clear Register,
but Level sensitive interrupts cannot be cleared.
Bit 7
Bit 6
Bit 5
Bit 4
Bit 3
Bit 2
Bit 1
Bit 0
*
*
*
*
*
vect 2
vect 1
vect 0
NOTE:
*
= Reserved for future use, bits set to zero.
Interrupt Priority Status Register
The value of these 3 bits (vect2, vect1 and vect0) indicates the highest priority of the
interrupt to be serviced among multiple interrupts pending. Refer to the table above for
priorities of various interrupts. Reading this register clears the highest pending interrupt.
Interrupt
Controller
(Cont.)
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PDF描述 |
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