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參數(shù)資料
| 型號： | PSD503B1-C-70L |
| 廠商： | 意法半導(dǎo)體 |
| 英文描述： | Low Cost Field Programmable Microcontroller Peripherals |
| 中文描述： | 低成本現(xiàn)場可編程微控制器外圍設(shè)備 |
| 文件頁數(shù)： | 122/153頁 |
| 文件大?。?/td> | 1036K |
| 代理商： | PSD503B1-C-70L |
第1頁第2頁第3頁第4頁第5頁第6頁第7頁第8頁第9頁第10頁第11頁第12頁第13頁第14頁第15頁第16頁第17頁第18頁第19頁第20頁第21頁第22頁第23頁第24頁第25頁第26頁第27頁第28頁第29頁第30頁第31頁第32頁第33頁第34頁第35頁第36頁第37頁第38頁第39頁第40頁第41頁第42頁第43頁第44頁第45頁第46頁第47頁第48頁第49頁第50頁第51頁第52頁第53頁第54頁第55頁第56頁第57頁第58頁第59頁第60頁第61頁第62頁第63頁第64頁第65頁第66頁第67頁第68頁第69頁第70頁第71頁第72頁第73頁第74頁第75頁第76頁第77頁第78頁第79頁第80頁第81頁第82頁第83頁第84頁第85頁第86頁第87頁第88頁第89頁第90頁第91頁第92頁第93頁第94頁第95頁第96頁第97頁第98頁第99頁第100頁第101頁第102頁第103頁第104頁第105頁第106頁第107頁第108頁第109頁第110頁第111頁第112頁第113頁第114頁第115頁第116頁第117頁第118頁第119頁第120頁第121頁當(dāng)前第122頁第123頁第124頁第125頁第126頁第127頁第128頁第129頁第130頁第131頁第132頁第133頁第134頁第135頁第136頁第137頁第138頁第139頁第140頁第141頁第142頁第143頁第144頁第145頁第146頁第147頁第148頁第149頁第150頁第151頁第152頁第153頁
PSD5XX Famly
119
-70
-90**
Min
-15
ZPLD_TURBO
OFF
*
0
0
0
0
Symbol
f
MAX
t
CHCL
t
CLCH
t
CHPV
t
CHPV1
Parameter
Conditions
Min
Max
36.00
Max
30.00
Min
Max
22.00
Unit
MHz
ns
ns
ns
Maximum Frequency
Clock High Time
Clock Low Time
Clock to Output Delay
Clock to Watchdog
Output Dealy
Input Setup Time
Relative to Rising
Clock Edge
Input Setup Time
Relative to Rising
Clock Edge
Minimum Clock
Period
10
10
12
12
15
15
28
30
33
50
50
58
Add 10
ns
t
LVCH
Pin Input
15
17
20
Add 10
(Note 2)
ns
t
LVCH1
PLD
Combinatorial
Input
25
27
31
(Note 2)
ns
t
MIN
1/f
MAX
28
33
45
0
ns
Counter/Timer Timng
(5 V ± 10%)
AC/DC Parameters – ZPLDTimng Parameters
(5 V ± 10% Versions)
-70
-90**
-15
ZPLD_TURBO
OFF
*
Symbol
Parameter
Conditions
Min
Max
Min
Max
Min
Max
Unit
t
IVIV
Interrupt Request
Input to Interrupt
Output
Read Vector to
Interrupt Request
Clear
Interrupt Request
Minimum Pulse
Width
RD to Data Valid
Interrupt Controller
(Note 3)
40
50
65
0
ns
t
RXIX
30
40
55
0
ns
t
ILIL
18
20
35
0
ns
t
RLQV
(Note 1)
32
38
45
0
ns
Interrupt Timng
(5 V ± 10%)
NOTES:
1.Read to Data Valid of the Interrupt Request Latch and Interrupt Priority Status. RD timing has the same timing as PSEN, DS,
LDS, UDS signals.
2.For inputs which use PPLD only.
3.This timing is only valid when read to the interrupt request latch and priority status latch are not valid.
*
*
If ZPLD_TURBO is off and the ZPLD is operating above 15 MHz, there is no need to add 10 ns to the timing parameters.
**
The -90 speed is available only on Industrial Temperature Range product.
相關(guān)PDF資料 |
PDF描述 |
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參數(shù)描述 |
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