參數(shù)資料
型號： PSD4235G3-C-70B81I
廠商： 意法半導體
英文描述： Flash In-System-Programmable Peripherals for 16-Bit MCUs
中文描述： Flash在系統(tǒng)可編程外設的16位微控制器
文件頁數(shù)： 72/89頁
文件大?。?/td> 703K
代理商： PSD4235G3-C-70B81I
PSD4235G2
72/89
Table 61. CPLD Combinatorial Timing
Note: 1. Fast Slew Rate output available on Port C and Port F.
Table 62. CPLD Macrocell Synchronous Clock Mode Timing
Note: 1. Fast Slew Rate output available on Port C and Port F.
2. CLKIN (PD1) t
CLCL
= t
CH
+ t
CL
.
Symbol
Parameter
Conditions
-70
-90
Fast
PT
Aloc
Turbo
Off
Slew
rate
1
Unit
Min
Max
Min
Max
t
PD
CPLD Input Pin/
Feedback to CPLD
Combinatorial Output
20
25
+ 2
+ 12
– 2
ns
t
EA
CPLD Input to CPLD
Output Enable
21
26
+ 12
– 2
ns
t
ER
CPLD Input to CPLD
Output Disable
21
26
+ 12
– 2
ns
t
ARP
CPLD Register Clear
or Preset Delay
21
26
+ 12
– 2
ns
t
ARPW
CPLD Register Clear
or Preset Pulse Width
10
20
+ 12
ns
t
ARD
CPLD Array Delay
Any
Macrocell
11
16
+ 2
ns
Symbol
Parameter
Conditions
-70
-90
Fast
PT
Aloc
Turbo
Off
Slew
rate
1
Unit
Min
Max
Min
Max
f
MAX
Maximum Frequency
External Feedback
1/(t
S
+t
CO
)
34.4
30.30
MHz
Maximum Frequency
Internal Feedback
(f
CNT
)
1/(t
S
+t
CO
–10)
52.6
43.48
MHz
Maximum Frequency
Pipelined Data
1/(t
CH
+t
CL
)
83.3
50.00
MHz
t
S
Input Setup Time
14
15
+ 2
+ 12
ns
t
H
Input Hold Time
0
0
ns
t
CH
Clock High Time
Clock Input
6
10
ns
t
CL
Clock Low Time
Clock Input
6
10
ns
t
CO
Clock to Output
Delay
Clock Input
15
18
– 2
ns
t
ARD
CPLD Array Delay
Any Macrocell
11
16
+ 2
ns
t
MIN
Minimum Clock
Period
2
t
CH
+t
CL
12
20
ns
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PDF描述
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