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參數(shù)資料
| 型號(hào)： | PSD413A2-90U |
| 英文描述： | 400V 100kRad Hi-Rel Single N-Channel SEE Hardened MOSFET in a SMD-2 package; A IRHNA7360SE with Standard Packaging |
| 中文描述： | 現(xiàn)場可編程外圍 |
| 文件頁數(shù)： | 60/123頁 |
| 文件大?。?/td> | 657K |
| 代理商： | PSD413A2-90U |
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9.3.12 Port C and Port D – Functionality and Structure
Ports C and D are identical in function and structure and each can be configured to perform
one or more of the following operating modes:
J
Standard MCU I/O Mode
J
PLD Input – direct input to ZPLD
(PSD4XXA2 and ZPSD4XXA2 Only)
J
Address Out – latched address outputs
– Port C: A[0-7] are assigned to pins PC[0-7]
– Port D: A[0-7] for 8-bit multiplexed bus or A[8-15] for 16-bit multiplexed
bus are assigned to pins PD0-7]
J
Data Port
– Port C: D[0-7] for 8-bit non-multiplexed bus
– Port D: D[8-15] for 16-bit non-multiplexed bus
J
Open Drain – select CMOS or Open Drain driver
Figures 29 and 30 show the structure of a Port C or D pin. If the pin is configured as output
port, the multiplexer selects one of the two inputs as output. If the pin is configured as input,
the input connects to :
J
Data In Register as input in the Standard MCU I/O Mode
or
J
ZPLD input (PSD4XXA2 and ZPSD4XXA2 Only)
9.3.13 Port E – Functionality and Structure
Port E can be configured to perform one or more of the following functions:
J
Standard MCU I/O Mode
J
PLD I/O (PSD4XXA2 and ZPSD4XXA2 Only)
J
Address Out – latched address lines A[0-7] are assigned to pins PE[0-7]
J
Alternate Function In – in this mode, the inputs to Port E pins are:
–
PE0
BHE or PSEN or WRH or UDS or SIZ0
–
PE1
– ALE
–
PE7
APD CLK :clock input for Automatic Power Down Counter
Figure 31 shows the structure of a Port E pin. The Control Logic block selects one of four
sources through the multiplexer for pin output. If the pin is configured as input, the input
goes to:
J
Data In Register as input in Standard MCU I/O Mode
or
J
PE Macrocell as PLD input (PSD4XXA2 and ZPSD4XXA2 Only)
or
J
Alternate Function In
PSD4XX Famly
57
The PSD4XX
Architecture
(cont.)
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PDF描述 |
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| PSD4235G2-90U | 功能描述:CPLD - 復(fù)雜可編程邏輯器件 5.0V 4M 90ns RoHS:否 制造商:Lattice 系列: 存儲(chǔ)類型:EEPROM 大電池?cái)?shù)量:128 最大工作頻率:333 MHz 延遲時(shí)間:2.7 ns 可編程輸入/輸出端數(shù)量:64 工作電源電壓:3.3 V 最大工作溫度:+ 90 C 最小工作溫度:0 C 封裝 / 箱體:TQFP-100 |
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