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  • 參數(shù)資料
    型號(hào): PSD411A2-12JI
    英文描述: Field-Programmable Peripheral
    中文描述: 現(xiàn)場(chǎng)可編程外圍
    文件頁(yè)數(shù): 93/123頁(yè)
    文件大?。?/td> 657K
    代理商: PSD411A2-12JI
    第1頁(yè)第2頁(yè)第3頁(yè)第4頁(yè)第5頁(yè)第6頁(yè)第7頁(yè)第8頁(yè)第9頁(yè)第10頁(yè)第11頁(yè)第12頁(yè)第13頁(yè)第14頁(yè)第15頁(yè)第16頁(yè)第17頁(yè)第18頁(yè)第19頁(yè)第20頁(yè)第21頁(yè)第22頁(yè)第23頁(yè)第24頁(yè)第25頁(yè)第26頁(yè)第27頁(yè)第28頁(yè)第29頁(yè)第30頁(yè)第31頁(yè)第32頁(yè)第33頁(yè)第34頁(yè)第35頁(yè)第36頁(yè)第37頁(yè)第38頁(yè)第39頁(yè)第40頁(yè)第41頁(yè)第42頁(yè)第43頁(yè)第44頁(yè)第45頁(yè)第46頁(yè)第47頁(yè)第48頁(yè)第49頁(yè)第50頁(yè)第51頁(yè)第52頁(yè)第53頁(yè)第54頁(yè)第55頁(yè)第56頁(yè)第57頁(yè)第58頁(yè)第59頁(yè)第60頁(yè)第61頁(yè)第62頁(yè)第63頁(yè)第64頁(yè)第65頁(yè)第66頁(yè)第67頁(yè)第68頁(yè)第69頁(yè)第70頁(yè)第71頁(yè)第72頁(yè)第73頁(yè)第74頁(yè)第75頁(yè)第76頁(yè)第77頁(yè)第78頁(yè)第79頁(yè)第80頁(yè)第81頁(yè)第82頁(yè)第83頁(yè)第84頁(yè)第85頁(yè)第86頁(yè)第87頁(yè)第88頁(yè)第89頁(yè)第90頁(yè)第91頁(yè)第92頁(yè)當(dāng)前第93頁(yè)第94頁(yè)第95頁(yè)第96頁(yè)第97頁(yè)第98頁(yè)第99頁(yè)第100頁(yè)第101頁(yè)第102頁(yè)第103頁(yè)第104頁(yè)第105頁(yè)第106頁(yè)第107頁(yè)第108頁(yè)第109頁(yè)第110頁(yè)第111頁(yè)第112頁(yè)第113頁(yè)第114頁(yè)第115頁(yè)第116頁(yè)第117頁(yè)第118頁(yè)第119頁(yè)第120頁(yè)第121頁(yè)第122頁(yè)第123頁(yè)
    PSD4XX Famly
    90
    -20
    -25
    ZPLD_TURBO
    OFF
    *
    Symbol
    Parameter
    Conditions
    Min
    Max
    Min
    Max
    Unit
    Maximum Frequency
    External Feedback
    1/(t
    SA
    + t
    COA
    )
    14.49
    11.11
    MHz
    Maximum Frequency
    Internal Feedback (f
    CNTA
    )
    1/(t
    SA
    +t
    COA
    –10)
    (Note 1)
    16.95
    12.50
    MHz
    f
    MAXA
    Maximum Frequency
    Pipelined Data
    1/(t
    CH
    + t
    CL
    )
    31.25
    18.52
    MHz
    t
    SA
    Input Setup Time
    Any Input
    13
    30
    Add 20
    ns
    t
    HA
    Input Hold Time
    Any Input
    13
    30
    0
    ns
    t
    CHA
    Clock High Time
    Any Input
    25
    27
    0
    ns
    t
    CLA
    Clock Low Time
    Any Input
    16
    27
    0
    ns
    t
    COA
    Clock to Output Delay
    Any Input to Port B
    56
    60
    Add 20
    ns
    t
    ARD
    Array Delay for Product
    Term Expansion
    Any Macrocell
    33
    35
    0
    ns
    t
    MINA
    Minimum Clock Period
    1/f
    CNT
    59
    80
    0
    ns
    Asynchronous Clock Mode
    (3.0 V ± 10%, Note 1)
    AC/DC Parameters – ZPLDTimng Parameters (ZPSD4XXV Versions)
    (3.0 V ± 10%)
    NOTE:
    1.
    Only Port B has asynchronous outputs. Clock into macrocell Flip Flop is generated by a product term.
    *
    If ZPLD_TURBO is off and the ZPLD is operating above 15 MHz, there is no need to add 20 ns to the timing parameters.
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