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參數(shù)資料
| 型號(hào)： | PSD401A2-15UI |
| 英文描述： | Hi-Rel Adjustable Voltage 3-Terminal Positive Regulator; Qualified Part Number similar to OM1324N2M |
| 中文描述： | 現(xiàn)場(chǎng)可編程外圍 |
| 文件頁數(shù)： | 25/123頁 |
| 文件大?。?/td> | 657K |
| 代理商： | PSD401A2-15UI |
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PSD4XX Famly
22
The PSD4XX
Architecture
(cont.)
9.1.2 The PSD4XXA2 ZPLDBlock
Key Features
J
2 Embedded ZPLD devices
J
24 macrocells
J
Combinatorial/registered outputs
J
Maximum 126 product terms
J
Programmable output polarity
J
User configured register clear/preset
J
User configured register clock input
J
59 Inputs
J
Accessible via 24 I/O pins
J
Power Saving Mode
J
UV-Erasable
General Description
The ZPLD block has 2 embedded PLD devices:
J
DPLD
The Address Decoding PLD, generating select signals to internal I/O or memory blocks.
J
GPLD
The General Purpose PLD provides 24 programmable macrocells for general
or complex logic implementation; dedicated to user application.
Figure 11 shows the architecture of the ZPLD. The PLD devices all share the same
input bus. The true or complement of the 59 input signals are fed to the programmable
AND-ARRAY. Names and source of the input signals are shown in Table 4. The PA, PB, PE
signals, depending on user configuration, can either be macrocell feedbacks or inputs from
Port A, B or E.
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| PSD401A2-20J | Field-Programmable Peripheral |
| PSD401A2-20JI | Field-Programmable Peripheral |
| PSD401A2-20LI | Field-Programmable Peripheral |
| PSD401A2-20LM | Field-Programmable Peripheral |
| PSD401A2-20U | Field-Programmable Peripheral |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| PSD401A2-20J | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:Field-Programmable Peripheral |
| PSD401A2-20JI | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:Field-Programmable Peripheral |
| PSD401A2-20LI | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:Field-Programmable Peripheral |
| PSD401A2-20LM | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:Field-Programmable Peripheral |
| PSD401A2-20U | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:Field-Programmable Peripheral |
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