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參數(shù)資料
| 型號： | PSB2115H |
| 英文描述： | High Voltage, high performance Class D audio aplifier driver with PWM modulator and protection in a 16-Lead SOIC Narrow Package; A IRS2092SPBF with Standard Packaging |
| 中文描述： | ？綜合業(yè)務(wù)數(shù)字網(wǎng)PC適配器電路？ |
| 文件頁數(shù)： | 256/317頁 |
| 文件大?。?/td> | 3334K |
| 代理商： | PSB2115H |
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PSB 2115
PSF 2115
Detailed Register Description
Semiconductor Group
256
11.97
4.3.22
Value after reset: 00x00000
B
SPCR - Serial Port Control Register (Read/Write)
SPU ... Software Power UP. (Used in TE-mode only)
Setting this bit to 1 will pull the DU-line to low. This will enforce connected layer 1 devices
to deliver IOM-clocking.
After power down in TE-mode the SPU-bit has
to be set to “1” and then cleared again.
After a subsequent CIC-interrupt (C/I-code change; ISTAD) and reception of the C/I-
code “PU” (Power Up indication in TE-mode) the reaction of the processor would be:
to write an Activate Request or TIM command as C/I-code in the CIX0-register.
to reset the SPU bit and wait for the following CIC-interrupt.
SDL ... Switch Data Line
The switching of receive and transmit data of the D-channel controller to the IOM-2
interface is programmable by the SDL bit.
0: Transmit data is forwarded to the DU line, receive data comes from the DD line.
1: Transmit data is forwarded to the DD line, receive data comes from the DU line.
SPM ... Serial Port Timing Mode
Depending on the interface mode, the following timing options for the D-channel
controller are provided.
0: Terminal Mode
All three channels of the IOM-2 interface are used
(Typical applications: TE mode, LT-S in intelligent NT).
1: Non Terminal Mode
The selected IOM-2 channel (ADF1:CSEL2-0) is used
(Typical applications: LT-T, LT-S modes, 8 channel
structure on IOM-2)
Note: The reset value for SPM is determined by pin MODE0 strapped to VDD or VSS
(see
chapter 2.4.1
), however after reset the host can reconfigure the serial port
timing mode for the D-channel controller.
TLP ... Test Loop
When set to 1 the DU and DD-lines are internally connected together, and the times T1
and T2 are reduced (see TIMR1 register). Data coming from the layer 1 controller will not
be forwarded to the layer 2 controller (see
chapter 2.5.9.2
).
7
0
SPCR
SPU
SDL
SPM
TLP
C1C1
C1C0
C2C1
C2C0
(B0)
相關(guān)PDF資料 |
PDF描述 |
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