參數(shù)資料
型號: PIC24HJ32GP204-I/PT
廠商: Microchip Technology
文件頁數(shù): 91/289頁
文件大?。?/td> 0K
描述: IC PIC MCU FLASH 32K 44TQFP
產(chǎn)品培訓(xùn)模塊: Asynchronous Stimulus
標準包裝: 160
系列: PIC® 24H
核心處理器: PIC
芯體尺寸: 16-位
速度: 40 MIP
連通性: I²C,IrDA,LIN,SPI,UART/USART
外圍設(shè)備: 欠壓檢測/復(fù)位,POR,PWM,WDT
輸入/輸出數(shù): 35
程序存儲器容量: 32KB(11K x 24)
程序存儲器類型: 閃存
RAM 容量: 2K x 8
電壓 - 電源 (Vcc/Vdd): 3 V ~ 3.6 V
數(shù)據(jù)轉(zhuǎn)換器: A/D 13x10b/12b
振蕩器型: 內(nèi)部
工作溫度: -40°C ~ 85°C
封裝/外殼: 44-TQFP
包裝: 托盤
產(chǎn)品目錄頁面: 648 (CN2011-ZH PDF)
配用: DM240001-ND - BOARD DEMO PIC24/DSPIC33/PIC32
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CHAPTER 6 16-BIT TIMER/EVENT COUNTER P (TMP)
User’s Manual U17716EJ2V0UD
179
When the TPkCE bit is set to 1, the value of the 16-bit counter is cleared from FFFFH to 0000H. The counter
counts each time the valid edge of external event count input is detected. Additionally, the set value of the TPkCCR0
register is transferred to the CCR0 buffer register.
When the count value of the 16-bit counter matches the value of the CCR0 buffer register, the 16-bit counter is
cleared to 0000H, and a compare match interrupt request signal (INTTPkCC0) is generated.
The INTTPkCC0 signal is generated for the first time when the valid edge of the external event count input has
been detected “value set to TPkCCR0 register” times. After that, the INTTPkCC0 signal is generated each time the
valid edge of the external event count has been detected “value set to TPkCCR0 register + 1” times.
Figure 6-18. Register Setting for Operation in External Event Count Mode (1/2)
(a) TMPk control register 0 (TPkCTL0)
0/1
0
TPkCTL0
0: Stop counting
1: Enable counting
00
0
TPkCKS2 TPkCKS1 TPkCKS0
TPkCE
(b) TMPk control register 1 (TPkCTL1)
00
0
TPkCTL1
0, 0, 1:
External event count mode
00
1
TPkMD2 TPkMD1
TPkMD0
TPkEEE
TPkEST
(c) TMPk I/O control register 2 (TPkIOC2)
0
0/1
TPkIOC2
Select valid edge
of external event
count input (TIPk0 pin)
0/1
0
TPkEES0 TPkETS1 TPkETS0
TPkEES1
(d) TMPk counter read buffer register (TPkCNT)
The count value of the 16-bit counter can be read by reading the TPkCNT register.
(e) TMPk capture/compare register 0 (TPkCCR0)
If the TPkCCR0 register is set to D0, the count is cleared when the number of external event counts has
reached (D0) and the first compare match interrupt request signal (INTTPkCC0) is generated. The
second compare match interrupt request signal (INTTPkCC0) is generated when the number of
external event counts has reached (D0 + 1).
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