參數(shù)資料
型號(hào)： PIC24FJ64GA008T-I/PT
廠商： Microchip Technology
文件頁(yè)數(shù)： 255/258頁(yè)
文件大?。?/td> 0K
描述： IC PIC MCU FLASH 64KB 80TQFP
標(biāo)準(zhǔn)包裝： 1,200
系列： PIC® 24F
核心處理器： PIC
芯體尺寸： 16-位
速度： 16MHz
連通性： I²C，SPI，UART/USART
外圍設(shè)備： 欠壓檢測(cè)/復(fù)位，POR，PWM，WDT
輸入/輸出數(shù)： 69
程序存儲(chǔ)器容量： 64KB（22K x 24）
程序存儲(chǔ)器類型： 閃存
RAM 容量： 8K x 8
電壓 - 電源 (Vcc/Vdd)： 2 V ~ 3.6 V
數(shù)據(jù)轉(zhuǎn)換器： A/D 16x10b
振蕩器型： 內(nèi)部
工作溫度： -40°C ~ 85°C
封裝/外殼： 80-TQFP
包裝： 帶卷 (TR)
配用： DM240011-ND - KIT STARTER MPLAB FOR PIC24F MCU
DV164033-ND - KIT START EXPLORER 16 MPLAB ICD2
MA160011-ND - DAUGHTER BOARD PICDEM LCD 16F91X
DM240001-ND - BOARD DEMO PIC24/DSPIC33/PIC32
AC164328-ND - MODULE SKT FOR 80TQFP
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PIC24FJ128GA010 FAMILY
DS39747F-page 96
2005-2012 Microchip Technology Inc.
7.4
Interrupt Setup Procedures
7.4.1
INITIALIZATION
To configure an interrupt source:
1.
Set the NSTDIS Control bit (INTCON1<15>) if
nested interrupts are not desired.
2.
Select the user-assigned priority level for the
interrupt source by writing the control bits in the
appropriate IPCx Control register. The priority
level will depend on the specific application and
type of interrupt source. If multiple priority levels
are not desired, the IPCx register control bits for
all
enabled
interrupt
sources
may
be
programmed to the same non-zero value.
3.
Clear the interrupt flag status bit associated with
the peripheral in the associated IFSx Status
register.
4.
Enable the interrupt source by setting the inter-
rupt enable control bit associated with the
source in the appropriate IECx Control register.
7.4.2
INTERRUPT SERVICE ROUTINE
The method that is used to declare an ISR and initialize
the IVT with the correct vector address will depend on
the programming language (i.e., ‘C’ or assembler) and
the language development toolsuite that is used to
develop the application. In general, the user must clear
the interrupt flag in the appropriate IFSx register for the
source of interrupt that the ISR handles. Otherwise, the
ISR will be re-entered immediately after exiting the
routine. If the ISR is coded in assembly language, it
must be terminated using a RETFIE instruction to
unstack the saved PC value, SRL value and old CPU
priority level.
7.4.3
TRAP SERVICE ROUTINE
A Trap Service Routine (TSR) is coded like an ISR,
except that the appropriate trap status flag in the
INTCON1 register must be cleared to avoid re-entry
into the TSR.
7.4.4
INTERRUPT DISABLE
All user interrupts can be disabled using the following
procedure:
1.
Push the current SR value onto the software
stack using the PUSH instruction.
2.
Force the CPU to Priority Level 7 by inclusive
ORing the value OEh with SRL.
To enable user interrupts, the POP instruction may be
used to restore the previous SR value.
Note that only user interrupts with a priority level of 7 or
less can be disabled. Trap sources (Level 8-15) cannot
be disabled.
The DISI instruction provides a convenient way to dis-
able interrupts of Priority Levels 1-6 for a fixed period of
time. Level 7 interrupt sources are not disabled by the
DISI
instruction.
Note:
At a device Reset, the IPC registers are
initialized, such that all user interrupt
sources are assigned to Priority Level 4.
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