參數(shù)資料
型號： PIC18LF46K80-I/PT
廠商： Microchip Technology
文件頁數(shù)： 281/351頁
文件大小： 0K
描述： MCU PIC ECAN 64KB FLASH 44TQFP
產(chǎn)品培訓(xùn)模塊： 8-bit PIC® Microcontroller Portfolio
標準包裝： 1
系列： PIC® XLP™ 18F
核心處理器： PIC
芯體尺寸： 8-位
速度： 64MHz
連通性： ECAN，I²C，LIN，SPI，UART/USART
外圍設(shè)備： 欠壓檢測/復(fù)位，LVD，POR，PWM，WDT
輸入/輸出數(shù)： 35
程序存儲器容量： 64KB（32K x 16）
程序存儲器類型： 閃存
EEPROM 大?。?/td> 1K x 8
RAM 容量： 3.6K x 8
電壓 - 電源 (Vcc/Vdd)： 1.8 V ~ 3.6 V
數(shù)據(jù)轉(zhuǎn)換器： A/D 11x12b
振蕩器型： 內(nèi)部
工作溫度： -40°C ~ 85°C
封裝/外殼： 44-TQFP
包裝： 管件
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2010-2012 Microchip Technology Inc.
DS39977F-page 351
PIC18F66K80 FAMILY
22.4
EUSARTx Synchronous
Master Mode
The Synchronous Master mode is entered by setting
the CSRC bit (TXSTAx<7>). In this mode, the data is
transmitted in a half-duplex manner (i.e., transmission
and reception do not occur at the same time). When
transmitting data, the reception is inhibited and vice
versa. Synchronous mode is entered by setting bit,
SYNC (TXSTAx<4>). In addition, enable bit, SPEN
(RCSTAx<7>), is set in order to configure the TXx and
RXx pins to CKx (clock) and DTx (data) lines,
respectively.
The Master mode indicates that the processor trans-
mits the master clock on the CKx line. Clock polarity is
selected with the TXCKP bit (BAUDCONx<4>). Setting
TXCKP sets the Idle state on CKx as high, while clear-
ing the bit sets the Idle state as low. This option is
provided to support Microwire devices with this module.
22.4.1
EUSARTx SYNCHRONOUS
MASTER TRANSMISSION
The EUSARTx transmitter block diagram is shown in
Figure 22-3. The heart of the transmitter is the Transmit
(Serial) Shift Register (TSR). The shift register obtains
its data from the Read/Write Transmit Buffer register,
TXREGx. The TXREGx register is loaded with data in
software. The TSR register is not loaded until the last
bit has been transmitted from the previous load. As
soon as the last bit is transmitted, the TSR is loaded
with new data from the TXREGx (if available).
Once the TXREGx register transfers the data to the
TSR register (occurs in one TCY), the TXREGx is empty
and the TXxIF flag bit is set. The interrupt can be
enabled or disabled by setting or clearing the interrupt
enable bit, TXxIE. TXxIF is set regardless of the state
of enable bit, TXxIE; it cannot be cleared in software. It
will reset only when new data is loaded into the
TXREGx register.
While flag bit, TXxIF, indicates the status of the TXREGx
register, another bit, TRMT (TXSTAx<1>), shows the
status of the TSR register. TRMT is a read-only bit which
is set when the TSR is empty. No interrupt logic is tied to
this bit, so the user must poll this bit in order to determine
if the TSR register is empty. The TSR is not mapped in
data memory so it is not available to the user.
To set up a Synchronous Master Transmission:
1.
Initialize the SPBRGHx:SPBRGx registers for the
appropriate baud rate. Set or clear the BRG16
bit, as required, to achieve the desired baud rate.
2.
Enable the synchronous master serial port by
setting bits, SYNC, SPEN and CSRC.
3.
If interrupts are desired, set enable bit, TXxIE.
4.
If 9-bit transmission is desired, set bit, TX9.
5.
Enable the transmission by setting bit, TXEN.
6.
If 9-bit transmission is selected, the ninth bit
should be loaded in bit, TX9D.
7.
Start transmission by loading data to the
TXREGx register.
8.
If using interrupts, ensure that the GIE and PEIE
bits (INTCON<7:6>) are set.
FIGURE 22-11:
SYNCHRONOUS TRANSMISSION
bit 0
bit 1
bit 7
Word 1
Q1 Q2 Q3Q4 Q1 Q2 Q3 Q4 Q1 Q2 Q3 Q4 Q1Q2 Q3 Q4 Q1 Q2 Q3 Q4
Q3 Q4 Q1 Q2 Q3Q4 Q1Q2 Q3 Q4 Q1 Q2Q3 Q4 Q1 Q2 Q3 Q4Q1 Q2 Q3 Q4 Q1 Q2 Q3 Q4
bit 2
bit 0
bit 1
bit 7
DT1/CCP4Pin
RC6/CANTX/TX1/CK1/
Write to
TxREG1 Reg
Tx1IF bit
(Interrupt Flag)
TxEN bit
‘1’
Word 2
TRMT bit
Write Word 1
Write Word 2
Note:
Sync Master mode, SPBRGx = 0; continuous transmission of two 8-bit words. This example is equally applicable to EUSART2
(RB6/PGC/TX2/CK2/KBI2 and RB7/PGD/T3G/RX2/DT2/KBI3).
RC7/CANRX/RX1/
CCP3/Pin (TXCKP = 0)
RC6/CANTX/TX1/CK1/
CCP3/Pin (TXCKP = 1)
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