參數(shù)資料
型號： PIC18LF1330-I/SO
廠商： Microchip Technology
文件頁數(shù)： 306/318頁
文件大小： 0K
描述： IC PIC MCU FLASH 4KX16 18SOIC
產(chǎn)品培訓(xùn)模塊： Asynchronous Stimulus
8-bit PIC® Microcontroller Portfolio
標(biāo)準(zhǔn)包裝： 42
系列： PIC® 18F
核心處理器： PIC
芯體尺寸： 8-位
速度： 40MHz
連通性： UART/USART
外圍設(shè)備： 欠壓檢測/復(fù)位，LVD，POR，PWM，WDT
輸入/輸出數(shù)： 16
程序存儲器容量： 8KB（4K x 16）
程序存儲器類型： 閃存
EEPROM 大?。?/td> 128 x 8
RAM 容量： 256 x 8
電壓 - 電源 (Vcc/Vdd)： 2 V ~ 5.5 V
數(shù)據(jù)轉(zhuǎn)換器： A/D 4x10b
振蕩器型： 內(nèi)部
工作溫度： -40°C ~ 85°C
封裝/外殼： 18-SOIC（0.295"，7.50mm 寬）
包裝： 管件
產(chǎn)品目錄頁面： 642 (CN2011-ZH PDF)
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PIC18F1230/1330
DS39758D-page 88
2009 Microchip Technology Inc.
TABLE 10-1:
PORTA I/O SUMMARY
Pin
Function
TRIS
Setting
I/O
Type
Description
RA0/AN0/INT0/
KBI0/CMP0
RA0
0
O
DIG
LATA<0> data output; not affected by analog input.
1
I
TTL
PORTA<0> data input; disabled when analog input enabled.
AN0
1
I
ANA
Analog input 0.
INT0
1
I
ST
External interrupt 0.
KBI0
1
I
TTL
Interrupt-on-change pin.
CMP0
1
I
ANA
Comparator 0 input.
RA1/AN1/INT1/
KBI1
RA1
0
O
DIG
LATA<1> data output; not affected by analog input.
1
I
TTL
PORTA<1> data input; disabled when analog input enabled.
AN1
1
I
ANA
Analog input 1.
INT1
1
I
ST
External interrupt 1.
KBI1
1
I
TTL
Interrupt-on-change pin.
RA2/TX/CK
RA2
0
O
DIG
LATA<2> data output; not affected by analog input. Disabled when
CVREF output enabled.
1
I
TTL
PORTA<2> data input. Disabled when analog functions enabled;
disabled when CVREF output enabled.
TX
0
DIG
EUSART asynchronous transmit.
CK
0
O
DIG
EUSART synchronous clock.
1
IST
RA3/RX/DT
RA3
0
O
DIG
LATA<3> data output; not affected by analog input.
1
I
TTL
PORTA<3> data input; disabled when analog input enabled.
RX
1
I
ANA
EUSART asynchronous receive.
DT
0
O
DIG
EUSART synchronous data.
1
ITTL
RA4/T0CKI/AN2/
VREF+
RA4
0
O
DIG
LATA<4> data output.
1
I
ST
PORTA<4> data input; default configuration on POR.
T0CKI
1
I
ST
Timer0 external clock input.
AN2
1
I
ANA
Analog input 2.
VREF+
1
I
ANA
A/D reference voltage (high) input.
MCLR/VPP/RA5/
FLTA
MCLR
1
I
ST
Master Clear (Reset) input. This pin is an active-low Reset to the device.
VPP
1
I
ANA
Programming voltage input.
RA5
1
I
ST
Digital input.
FLTA(1)
1
I
ST
Fault detect input for PWM.
RA6/OSC2/CLKO/
T1OSO/T1CKI/AN3
RA6
0
O
DIG
LATA<6> data output. Enabled in RCIO, INTIO2 and ECIO modes only.
1
I
ST
PORTA<6> data input. Enabled in RCIO, INTIO2 and ECIO modes only.
OSC2
0
O
ANA
Oscillator crystal output or external clock source output.
CLKO
0
O
ANA
Oscillator crystal output.
T1OSO(2)
0
O
ANA
Timer1 oscillator output.
T1CKI(2)
1
I
ST
Timer1 clock input.
AN3
1
I
ANA
Analog input 3.
RA7/OSC1/CLKI/
T1OSI/FLTA
RA7
0
O
DIG
LATA<7> data output. Disabled in external oscillator modes.
1
I
TTL
PORTA<7> data input. Disabled in external oscillator modes.
OSC1
1
I
ANA
Oscillator crystal input or external clock source input.
CLKI
1
I
ANA
External clock source input.
T1OSI(2)
1
I
ANA
Timer1 oscillator input.
FLTA(1)
1
I
ST
Fault detect input for PWM.
Legend:
DIG = Digital level output; TTL = TTL input buffer; ST = Schmitt Trigger input buffer; ANA = Analog level input/output;
x
= Don’t care (TRIS bit does not affect port direction or is overridden for this option).
Note
1:
Placement of FLTA depends on the value of Configuration bit, FLTAMX, of CONFIG3H.
2:
Placement of T1OSI and T1OSO/T1CKI depends on the value of Configuration bit, T1OSCMX, of CONFIG3H.
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