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參數(shù)資料
| 型號： | PIC18F8622EPTSQTP |
| 廠商： | Microchip Technology Inc. |
| 英文描述： | 64/80-Pin, 1-Mbit, Enhanced Flash Microcontrollers with 10-bit A/D and nanoWatt Technology |
| 中文描述： | 64/80-Pin，1兆位，增強型閃存微控制器，10位A / D和納瓦技術 |
| 文件頁數(shù)： | 80/448頁 |
| 文件大?。?/td> | 3160K |
| 代理商： | PIC18F8622EPTSQTP |
第1頁第2頁第3頁第4頁第5頁第6頁第7頁第8頁第9頁第10頁第11頁第12頁第13頁第14頁第15頁第16頁第17頁第18頁第19頁第20頁第21頁第22頁第23頁第24頁第25頁第26頁第27頁第28頁第29頁第30頁第31頁第32頁第33頁第34頁第35頁第36頁第37頁第38頁第39頁第40頁第41頁第42頁第43頁第44頁第45頁第46頁第47頁第48頁第49頁第50頁第51頁第52頁第53頁第54頁第55頁第56頁第57頁第58頁第59頁第60頁第61頁第62頁第63頁第64頁第65頁第66頁第67頁第68頁第69頁第70頁第71頁第72頁第73頁第74頁第75頁第76頁第77頁第78頁第79頁當前第80頁第81頁第82頁第83頁第84頁第85頁第86頁第87頁第88頁第89頁第90頁第91頁第92頁第93頁第94頁第95頁第96頁第97頁第98頁第99頁第100頁第101頁第102頁第103頁第104頁第105頁第106頁第107頁第108頁第109頁第110頁第111頁第112頁第113頁第114頁第115頁第116頁第117頁第118頁第119頁第120頁第121頁第122頁第123頁第124頁第125頁第126頁第127頁第128頁第129頁第130頁第131頁第132頁第133頁第134頁第135頁第136頁第137頁第138頁第139頁第140頁第141頁第142頁第143頁第144頁第145頁第146頁第147頁第148頁第149頁第150頁第151頁第152頁第153頁第154頁第155頁第156頁第157頁第158頁第159頁第160頁第161頁第162頁第163頁第164頁第165頁第166頁第167頁第168頁第169頁第170頁第171頁第172頁第173頁第174頁第175頁第176頁第177頁第178頁第179頁第180頁第181頁第182頁第183頁第184頁第185頁第186頁第187頁第188頁第189頁第190頁第191頁第192頁第193頁第194頁第195頁第196頁第197頁第198頁第199頁第200頁第201頁第202頁第203頁第204頁第205頁第206頁第207頁第208頁第209頁第210頁第211頁第212頁第213頁第214頁第215頁第216頁第217頁第218頁第219頁第220頁第221頁第222頁第223頁第224頁第225頁第226頁第227頁第228頁第229頁第230頁第231頁第232頁第233頁第234頁第235頁第236頁第237頁第238頁第239頁第240頁第241頁第242頁第243頁第244頁第245頁第246頁第247頁第248頁第249頁第250頁第251頁第252頁第253頁第254頁第255頁第256頁第257頁第258頁第259頁第260頁第261頁第262頁第263頁第264頁第265頁第266頁第267頁第268頁第269頁第270頁第271頁第272頁第273頁第274頁第275頁第276頁第277頁第278頁第279頁第280頁第281頁第282頁第283頁第284頁第285頁第286頁第287頁第288頁第289頁第290頁第291頁第292頁第293頁第294頁第295頁第296頁第297頁第298頁第299頁第300頁第301頁第302頁第303頁第304頁第305頁第306頁第307頁第308頁第309頁第310頁第311頁第312頁第313頁第314頁第315頁第316頁第317頁第318頁第319頁第320頁第321頁第322頁第323頁第324頁第325頁第326頁第327頁第328頁第329頁第330頁第331頁第332頁第333頁第334頁第335頁第336頁第337頁第338頁第339頁第340頁第341頁第342頁第343頁第344頁第345頁第346頁第347頁第348頁第349頁第350頁第351頁第352頁第353頁第354頁第355頁第356頁第357頁第358頁第359頁第360頁第361頁第362頁第363頁第364頁第365頁第366頁第367頁第368頁第369頁第370頁第371頁第372頁第373頁第374頁第375頁第376頁第377頁第378頁第379頁第380頁第381頁第382頁第383頁第384頁第385頁第386頁第387頁第388頁第389頁第390頁第391頁第392頁第393頁第394頁第395頁第396頁第397頁第398頁第399頁第400頁第401頁第402頁第403頁第404頁第405頁第406頁第407頁第408頁第409頁第410頁第411頁第412頁第413頁第414頁第415頁第416頁第417頁第418頁第419頁第420頁第421頁第422頁第423頁第424頁第425頁第426頁第427頁第428頁第429頁第430頁第431頁第432頁第433頁第434頁第435頁第436頁第437頁第438頁第439頁第440頁第441頁第442頁第443頁第444頁第445頁第446頁第447頁第448頁
PIC18F8722 FAMILY
DS39646B-page 78
Preliminary
2004 Microchip Technology Inc.
PSPCON
IBF
OBF
IBOV
PSPMODE
—
—
—
—
0000 ----
59, 252
SPBRG1
EUSART1 Baud Rate Generator Register Low Byte
0000 0000
59, 252
RCREG1
EUSART1 Receive Register
0000 0000
59, 260
TXREG1
EUSART1 Transmit Register
0000 0000
59, 257
TXSTA1
CSRC
TX9
TXEN
SYNC
SENDB
BRGH
TRMT
TX9D
0000 0010
59, 248
RCSTA1
SPEN
RX9
SREN
CREN
ADDEN
FERR
OERR
RX9D
0000 000x
59, 249
EEADRH
—
—
—
—
—
—
EEPROM Address
Register High Byte
---- --00
59, 111
EEADR
EEPROM Address Register Low Byte
0000 0000
59, 111
EEDATA
EEPROM Data Register
0000 0000
59, 111
EECON2
EEPROM Control Register 2 (not a physical register)
0000 0000
59, 88
EECON1
EEPGD
CFGS
—
FREE
WRERR
WREN
WR
RD
xx-0 x000
59, 89
IPR3
SSP2IP
BCL2IP
RC2IP
TX2IP
TMR4IP
CCP5IP
CCP4IP
CCP3IP
1111 1111
60, 131
PIR3
SSP2IF
BCL2IF
RC2IF
TX2IF
TMR4IF
CCP5IF
CCP4IF
CCP3IF
0000 0000
60, 125
PIE3
SSP2IE
BCL2IE
RC2IE
TX2IE
TMR4IE
CCP5IE
CCP4IE
CCP3IE
0000 0000
60, 128
IPR2
OSCFIP
CMIP
—
EEIP
BCL1IP
HLVDIP
TMR3IP
CCP2IP
11-1 1111
60, 131
PIR2
OSCFIF
CMIF
—
EEIF
BCL1IF
HLVDIF
TMR3IF
CCP2IF
00-0 0000
60, 125
PIE2
OSCFIE
CMIE
—
EEIE
BCL1IE
HLVDIE
TMR3IE
CCP2IE
00-0 0000
60, 128
IPR1
PSPIP
ADIP
RC1IP
TX1IP
SSP1IP
CCP1IP
TMR2IP
TMR1IP
1111 1111
60, 130
PIR1
PSPIF
ADIF
RC1IF
TX1IF
SSP1IF
CCP1IF
TMR2IF
TMR1IF
0000 0000
60, 124
PIE1
MEMCON
(2)
PSPIE
ADIE
RC1IE
TX1IE
SSP1IE
CCP1IE
TMR2IE
TMR1IE
0000 0000
60, 127
EBDIS
—
WAIT1
WAIT0
—
—
WM1
WM0
0-00 --00
60, 96
OSCTUNE
TRISJ
(2)
TRISH
(2)
INTSRC
PLLEN
(3)
—
TUN4
TUN3
TUN2
TUN1
TUN0
00-0 0000
35, 60
TRISJ7
TRISJ6
TRISJ5
TRISJ4
TRISJ3
TRISJ2
TRISJ1
TRISJ0
1111 1111
60, 157
TRISH7
TRISH6
TRISH5
TRISH4
TRISH3
TRISH2
TRISH1
TRISH0
1111 1111
60, 155
TRISG
—
—
—
TRISG4
TRISG3
TRISG2
TRISG1
TRISG0
---1 1111
60, 153
TRISF
TRISF7
TRISF6
TRISF5
TRISF4
TRISF3
TRISF2
TRISF1
TRISF0
1111 1111
60, 150
TRISE
TRISE7
TRISE6
TRISE5
TRISE4
TRISE3
TRISE2
TRISE1
TRISE0
1111 1111
60, 148
TRISD
TRISD7
TRISD6
TRISD5
TRISD4
TRISD3
TRISD2
TRISD1
TRISD0
1111 1111
60, 143
TRISC
TRISC7
TRISC6
TRISC5
TRISC4
TRISC3
TRISC2
TRISC1
TRISC0
1111 1111
60, 140
TRISB
TRISB7
TRISA7
(4)
TRISB6
TRISA6
(4)
TRISB5
TRISB4
TRISB3
TRISB2
TRISB1
TRISB0
1111 1111
60, 137
TRISA
LATJ
(2)
LATH
(2)
TRISA5
TRISA4
TRISA3
TRISA2
TRISA1
TRISA0
1111 1111
60, 135
LATJ7
LATJ6
LATJ5
LATJ4
LATJ3
LATJ2
LATJ1
LATJ0
xxxx xxxx
60, 156
LATH7
LATH6
LATH5
LATG5
(5)
LATH4
LATH3
LATH2
LATH1
LATH0
xxxx xxxx
60, 154
LATG
—
—
LATG4
LATG3
LATG2
LATG1
LATG0
--xx xxxx
60, 151
LATF
LATF7
LATF6
LATF5
LATF4
LATF3
LATF2
LATF1
LATF0
xxxx xxxx
60, 149
LATE
LATE7
LATE6
LATE5
LATE4
LATE3
LATE2
LATE1
LATE0
xxxx xxxx
60, 146
LATD
LATD7
LATD6
LATD5
LATD4
LATD3
LATD2
LATD1
LATD0
xxxx xxxx
60, 143
LATC
LATC7
LATC6
LATC5
LATC4
LATC3
LATC2
LATC1
LATC0
xxxx xxxx
60, 140
LATB
LATB7
LATA7
(4)
LATB6
LATA6
(4)
LATB5
LATB4
LATB3
LATB2
LATB1
LATB0
xxxx xxxx
60, 137
LATA
LATA5
LATA4
LATA3
LATA2
LATA1
LATA0
xxxx xxxx
60, 135
TABLE 5-3:
REGISTER FILE SUMMARY (CONTINUED)
File Name
Bit 7
Bit 6
Bit 5
Bit 4
Bit 3
Bit 2
Bit 1
Bit 0
Value on
POR, BOR
Details
on page:
Legend:
Note
x
= unknown,
u
= unchanged,
-
= unimplemented,
q
= value depends on condition
The SBOREN bit is only available when the BOREN1:BOREN0 configuration bits =
01
; otherwise, this bit reads as ‘
0
’.
These registers and/or bits are not implemented on 64-pin devices and are read as
‘
0
’
. Reset values are shown for 80-pin devices;
individual unimplemented bits should be interpreted as ‘
-
’.
The PLLEN bit is only available in specific oscillator configuration; otherwise, it is disabled and reads as
‘
0
’
. See
Section 2.6.4 “PLL in
INTOSC Modes”
.
RA6/RA7 and their associated latch and direction bits are individually configured as port pins based on various primary oscillator modes.
When disabled, these bits read as ‘
0
’.
RG5 and LATG5 are only available when Master Clear is disabled (MCLRE configuration bit =
0
); otherwise, RG5 and LATG5 read as
‘
0
’
.
Bit 7 and Bit 6 are cleared by user software or by a POR.
Bit 21 of TBLPTRU allows access to the device configuration bits.
1:
2:
3:
4:
5:
6:
7:
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