參數(shù)資料
型號(hào)： PIC18F67J93T-I/PT
廠商： Microchip Technology
文件頁(yè)數(shù)： 39/54頁(yè)
文件大?。?/td> 0K
描述： IC PIC MCU FLASH 128KB 64-TQFP
產(chǎn)品培訓(xùn)模塊： PIC18 J Series MCU Overview
標(biāo)準(zhǔn)包裝： 1,200
系列： PIC® 18F
核心處理器： PIC
芯體尺寸： 8-位
速度： 48MHz
連通性： I²C，LIN，SPI，UART/USART
外圍設(shè)備： 欠壓檢測(cè)/復(fù)位，LCD，LVD，POR，PWM，WDT
輸入/輸出數(shù)： 51
程序存儲(chǔ)器容量： 128KB（64K x 16）
程序存儲(chǔ)器類(lèi)型： 閃存
RAM 容量： 3923 x 8
電壓 - 電源 (Vcc/Vdd)： 2 V ~ 3.6 V
數(shù)據(jù)轉(zhuǎn)換器： A/D 12x12b
振蕩器型： 內(nèi)部
工作溫度： -40°C ~ 85°C
封裝/外殼： 64-TQFP
包裝： 帶卷 (TR)
PIC18F87J93 FAMILY
DS39948A-page 42
Preliminary
2009 Microchip Technology Inc.
FIGURE 4-3:
A/D CONVERSION TIMING
TABLE 4-2:
A/D CONVERSION REQUIREMENTS
Param
No.
Symbol
Characteristic
Min
Max
Units
Conditions
130
TAD
A/D Clock Period
0.8
12.5(1)
μsTOSC based, VREF ≥ 3.0V
131
TCNV
Conversion Time
(not including acquisition time)(2)
13
14
TAD
132
TACQ
Acquisition Time(3)
1.4
—
μs
135
TSWC
Switching Time from Convert
→ Sample
—
(Note 4)
137
TDIS
Discharge Time
0.2
—
μs
Note 1:
The time of the A/D clock period is dependent on the device frequency and the TAD clock divider.
2:
ADRES registers may be read on the following TCY cycle.
3:
The time for the holding capacitor to acquire the “New” input voltage when the voltage changes full scale
after the conversion (VDD to VSS or VSS to VDD). The source impedance (RS) on the input channels is 50
Ω.
4:
On the following cycle of the device clock.
131
130
132
BSF ADCON0, GO
Q4
A/D CLK(1)
A/D DATA
ADRES
ADIF
GO
SAMPLE
OLD_DATA
SAMPLING STOPPED
DONE
NEW_DATA
(Note 2)
11
10
9
3
2
1
Note
1:
If the A/D clock source is selected as RC, a time of TCY is added before the A/D clock starts. This allows the SLEEP instruction
to be executed.
2:
This is a minimal RC delay (typically 100 ns), which also disconnects the holding capacitor from the analog input.
. . .
TCY
0
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PDF描述
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