參數(shù)資料
型號： PIC17C44-33/P
廠商： Microchip Technology
文件頁數(shù)： 161/241頁
文件大?。?/td> 0K
描述： IC MCU OTP 8KX16 PWM 40DIP
產(chǎn)品培訓(xùn)模塊： Asynchronous Stimulus
標(biāo)準(zhǔn)包裝： 10
系列： PIC® 17C
核心處理器： PIC
芯體尺寸： 8-位
速度： 33MHz
連通性： UART/USART
外圍設(shè)備： POR，PWM，WDT
輸入/輸出數(shù)： 33
程序存儲器容量： 16KB（8K x 16）
程序存儲器類型： OTP
RAM 容量： 454 x 8
電壓 - 電源 (Vcc/Vdd)： 4.5 V ~ 6 V
振蕩器型： 外部
工作溫度： 0°C ~ 70°C
封裝/外殼： 40-DIP（0.600"，15.24mm）
包裝： 管件
配用： DVA17XP401-ND - DEVICE ADAPTER FOR PIC17C42A
AC174001-ND - MODULE SKT PROMATEII 40DIP
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PIC17C4X
DS30412C-page 26
1996 Microchip Technology Inc.
5.5
RA0/INT Interrupt
The external interrupt on the RA0/INT pin is edge trig-
gered.
Either
the
rising
edge,
if
INTEDG
bit
(T0STA<7>) is set, or the falling edge, if INTEDG bit is
clear. When a valid edge appears on the RA0/INT pin,
the INTF bit (INTSTA<4>) is set. This interrupt can be
disabled by clearing the INTE control bit (INTSTA<0>).
The INT interrupt can wake the processor from SLEEP.
See Section 14.4 for details on SLEEP operation.
5.6
TMR0 Interrupt
An overow (FFFFh
→ 0000h) in TMR0 will set the
T0IF (INTSTA<5>) bit. The interrupt can be enabled/
disabled by setting/clearing the T0IE control bit
(INTSTA<1>). For operation of the Timer0 module, see
Section 11.0.
5.7
T0CKI Interrupt
The external interrupt on the RA1/T0CKI pin is edge
triggered. Either the rising edge, if the T0SE bit
(T0STA<6>) is set, or the falling edge, if the T0SE bit is
clear. When a valid edge appears on the RA1/T0CKI
pin, the T0CKIF bit (INTSTA<6>) is set. This interrupt
can be disabled by clearing the T0CKIE control bit
(INTSTA<2>). The T0CKI interrupt can wake up the
processor from SLEEP. See Section 14.4 for details on
SLEEP operation.
5.8
Peripheral Interrupt
The peripheral interrupt ag indicates that at least one
of the peripheral interrupts occurred (PEIF is set). The
PEIF bit is a read only bit, and is a bit wise OR of all the
ag bits in the PIR register AND’ed with the corre-
sponding enable bits in the PIE register. Some of the
peripheral interrupts can wake the processor from
SLEEP. See Section 14.4 for details on SLEEP opera-
tion.
FIGURE 5-5:
INT PIN / T0CKI PIN INTERRUPT TIMING
Q2
Q1
Q3 Q4
Q2
Q1
Q3 Q4
Q2
Q1
Q3 Q4
Q2
Q1
Q3 Q4
Q2
Q1
Q3 Q4
Q2
Q1
Q3 Q4
Q2
Q1
Q3 Q4
OSC1
OSC2
RA0/INT or
RA1/T0CKI
INTF or
T0CKIF
GLINTD
PC
Instruction
executed
System Bus
Instruction
Fetched
PC
PC + 1
Addr (Vector)
PC
Inst (PC)
Inst (PC+1)
Inst (PC)
Dummy
YY
YY + 1
RETFIE
Inst (PC+1)
Inst (Vector)
Addr
Inst (YY + 1)
Dummy
PC + 1
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